2. DRAM内部电源架构：核心电压VDD/VDDQ、内部稳压器LDO与DC-DC、电源域划分（Core/IO/Periphery）

各位同学，咱们今天聊聊DRAM芯片内部的「供电系统」。说白了，DRAM就像一座微型城市，不同的街区（Core、IO、Periphery）需要不同的电压等级。如果供电没搞好，轻则数据出错，重则芯片直接罢工。

我刚开始接触DRAM设计时，总觉得电源不就是给个电压嘛，能有多复杂？直到有一次，我负责的LPDDR4项目在低温测试时频繁出现读写错误，排查了整整两周，最后发现是内部LDO的负载调整率在低温下漂移了。嗯，从那以后，我对电源架构的敬畏心就上来了。

2.1 核心电压VDD与IO电压VDDQ

先讲两个最基础的电压轨：VDD 和 VDDQ。

• VDD：给DRAM核心存储阵列供电。这个电压决定了存储单元的电荷保持能力。DDR4时代，VDD通常是1.2V；到了DDR5，降到了1.1V。你想想看，电压越低，功耗越小，但噪声容限也越紧张。
• VDDQ：给IO接口和输出驱动器供电。它决定了信号摆幅和传输速度。DDR4的VDDQ也是1.2V，但DDR5为了支持更高的数据速率，VDDQ降到了1.1V，同时引入了VPP（2.5V）用于字线升压。

2.2 内部稳压器：LDO与DC-DC

DRAM芯片内部为什么需要稳压器？原因很简单：外部输入的电压（比如1.8V的VPP）需要转换成内部不同模块需要的电压（比如1.0V的Core电压）。

常用的内部稳压器有两种：

类型	优点	缺点	典型应用
LDO（低压差线性稳压器）	噪声低、面积小、响应快	效率低（压差大时发热严重）	Core电压、PLL供电
DC-DC（开关稳压器）	效率高（可达90%以上）	噪声大、面积大、需要外部电感	VPP升压、大电流供电

我在项目中遇到过一个问题：某款LPDDR5芯片在待机模式下功耗超标，查了半天发现是内部LDO的静态电流太大。后来我们换用了动态偏置LDO——负载轻时自动降低偏置电流，这才把待机功耗压下来。

2.3 电源域划分：Core / IO / Periphery

DRAM芯片内部通常划分为三个主要的电源域：

• Core域：存储阵列、字线驱动、位线感应放大器。这是功耗大户，也是电压最低的域（DDR5约1.1V）。
• IO域：数据IO缓冲器、输出驱动器、输入接收器。这个域需要与外部接口电压匹配（如1.1V或1.2V）。
• Periphery域：控制逻辑、地址译码器、时序控制电路、PLL、DLL。这个域通常使用1.0V或0.9V，对噪声敏感。

为什么要划分电源域？说白了，就是为了隔离噪声。Core域有大量的位线翻转，会产生巨大的瞬态电流；IO域有高速信号切换，会产生高频噪声。如果不隔离，这些噪声会通过电源网络互相干扰。

我画了一张电源域划分的结构图，帮你直观理解：

2.4 电源域隔离与噪声管理

电源域划分之后，怎么保证它们之间不互相干扰？这里有几种常用手段：

1. 深N阱隔离：在CMOS工艺中，用深N阱把Core域和IO域的衬底隔开，防止衬底噪声耦合。
2. 电源门控（Power Gating）：在待机模式下，用开关管切断Core域的电源，只保留Periphery域供电。我做过一个项目，通过电源门控把待机功耗从2mW降到了0.3mW。
3. 去耦电容（Decap）：在每个电源域内部密集放置MOS电容或MIM电容，吸收瞬态电流尖峰。嗯，这里要注意——去耦电容的面积不能太大，否则芯片面积会失控。

2.5 低功耗设计中的电源架构考量

在低功耗DRAM设计中，电源架构的选择直接影响功耗表现。我个人习惯从以下几个角度权衡：

• 动态电压频率调整（DVFS）：根据工作负载动态调整VDD电压和频率。比如在低负载时，把VDD从1.1V降到0.9V，功耗可以降低约30%。
• 自适应LDO：根据负载电流自动调整LDO的偏置电流。轻载时降低偏置，重载时提高响应速度。
• 混合供电策略：Core域用LDO供电（低噪声），IO域用DC-DC供电（高效率）。我建议在面积允许的情况下，优先使用LDO给敏感模块供电。

好了，这一节的内容就到这里。DRAM的电源架构看似简单，但每个细节都藏着坑。下一节我们会深入讲DRAM的刷新机制与自刷新模式，到时候再聊。

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