3D NAND核心工艺：电荷俘获型(CTF)存储单元结构详解

各位工程师朋友，今天我们聊聊3D NAND的心脏——电荷俘获型存储单元。说白了，就是那个能存住电子的“小盒子”。

我刚开始接触3D NAND时，第一反应是：这不就是把平面单元竖起来吗？后来踩了坑才明白，事情远没那么简单。平面时代的浮栅结构，到了3D时代基本被淘汰了。为什么？你想想看，把浮栅叠成几十层，工艺难度和成本会爆炸。

从浮栅到CTF：一场必要的革命

传统平面NAND用的是浮栅结构——一个多晶硅“小口袋”悬浮在氧化层里，用来存电子。但到了3D堆叠时代，这个方案行不通了。

我曾在一次流片测试中亲眼见过：浮栅结构的3D NAND，层数一超过32层，单元间的串扰就严重到无法忍受。相邻单元的电子会“串门”，数据读出来全是错的。

CTF结构就是为解决这个问题而生的。它用氮化硅（Si₃N₄）代替多晶硅作为电荷存储层。氮化硅本身是绝缘体，但内部有大量“陷阱”——可以俘获电子的缺陷能级。电子被俘获后，就被“锁”在陷阱里，很难跑掉。

ONO叠层：三层夹心，各司其职

CTF单元的核心是ONO叠层—— Oxide-Nitride-Oxide，氧化层-氮化层-氧化层。这个三明治结构，每一层都有讲究。

层名	材料	厚度（典型值）	作用
隧穿氧化层（Tunnel Oxide）	SiO₂	3-5 nm	控制电子进出氮化硅层
电荷存储层（Charge Trap Layer）	Si₃N₄	5-8 nm	俘获并存储电子
阻挡氧化层（Blocking Oxide）	SiO₂	8-12 nm	防止电子逃逸到控制栅

嗯，这里要注意：隧穿氧化层的厚度非常关键。太薄了，电子容易漏掉，数据保持不住；太厚了，写入擦除需要的电压太高，功耗和可靠性都会出问题。我记得有一次，我们为了优化擦除速度，把隧穿氧化层减薄了0.5nm，结果数据保持时间直接掉了两个数量级——教训深刻。

多晶硅沟道：垂直的“水管”

3D NAND的沟道是垂直的，用多晶硅做成。为什么不用单晶硅？因为单晶硅没法在垂直方向上长那么高——几十层叠起来，单晶硅的晶格会乱掉。

多晶硅沟道的问题在于晶界。晶界处有大量缺陷，会阻碍载流子移动。我早期做器件仿真时，最头疼的就是多晶硅的迁移率模型——比单晶硅低了一个数量级。

怎么解决？两个方向：

• 晶粒尺寸优化：通过退火工艺让多晶硅的晶粒长大，减少晶界数量。我见过最好的工艺能做到晶粒尺寸接近1μm，沟道迁移率提升3倍以上。
• 氢钝化处理：用氢原子填补晶界处的悬挂键，减少缺陷态密度。这个工艺做得好，漏电流能降低一个数量级。

CTF单元的工作机制

写入操作时，在控制栅上加高电压（15-20V），沟道里的电子通过隧穿氧化层进入氮化硅层，被陷阱俘获。擦除操作则反过来，在沟道侧加高电压，把电子从氮化硅层“拽”出来。

读取操作就温和多了——加一个低电压（3-5V），看沟道能不能导通。如果氮化硅层里存了电子，沟道就不容易导通，读出“0”；如果没存电子，沟道容易导通，读出“1”。

这里有个有意思的现象：CTF单元的存储状态不是“有电子”和“没电子”这么简单。氮化硅层里的陷阱能级是分布的，不同能级的陷阱俘获电子的能力不同。所以我们可以通过控制写入电压和脉冲宽度，实现多级存储——MLC、TLC、QLC都是这个原理。

CTF结构的核心挑战

做了这么多年CTF，我觉得最大的挑战有三个：

1. 数据保持：电子会慢慢从陷阱里逃逸。温度越高，逃逸越快。我见过85°C下，有些CTF单元的数据只能保持几个月。
2. 读干扰：读取操作虽然电压低，但次数多了，也会把少量电子“推”进氮化硅层。这就是为什么SSD需要做读干扰刷新。
3. 层间一致性：3D NAND有几十层，每层的工艺条件不可能完全一样。底层的单元和顶层的单元，性能会有差异。我做过统计，最底层和最顶层的擦除速度能差30%。

这些挑战，说白了都是材料和工艺的问题。氮化硅的陷阱特性、氧化层的质量、多晶硅的晶粒结构——每一个细节都影响最终产品的性能。

结构示意图

下面这张图是我用SVG画的CTF单元结构，你可以看到ONO叠层、多晶硅沟道和控制栅的布局关系。

从这张图你可以看到，电子从沟道穿过隧穿氧化层，进入氮化硅层后被陷阱俘获。阻挡氧化层则防止电子继续往上跑，确保它们老老实实待在存储层里。

CTF结构看起来简单，但每个细节都经过了几十年的优化。从材料选择到厚度控制，从工艺温度到退火条件——每一步都是无数工程师的心血。我个人觉得，CTF是半导体存储领域最优雅的设计之一：用最简单的结构，实现了最复杂的功能。

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