第三章：RTL设计基础——Verilog/VHDL核心语法回顾、组合逻辑与时序逻辑、有限状态机（FSM）设计、同步与异步设计、代码风格与规范
各位同学，欢迎来到第三章。这一章我们聊聊RTL设计的基础。说实话，很多工程师做了三五年，写出来的代码还是“能跑就行”。但在我眼里，RTL设计就像盖房子的地基——地基不稳，后面再漂亮的架构也是空中楼阁。
我个人习惯把RTL设计拆成三块：语法基本功、逻辑类型判断、以及状态机设计。这三块搞明白了，你写出来的代码才叫“设计”，而不是“拼凑”。
3.1 Verilog/VHDL核心语法回顾
先说说语法。很多新手问我：“Verilog和VHDL到底学哪个？”我的回答是：都学，但先精通一个。我本人是从Verilog入门的，后来因为项目需要也写过VHDL。说实话，语法只是工具，真正重要的是你脑子里有没有“硬件思维”。
这里我挑几个最常用的语法点，也是我面试新人时必问的：
- 模块声明：Verilog用
module ... endmodule，VHDL用entity ... architecture。别小看这个，我见过有人把端口方向写反，仿真能过，综合直接报错。 - 赋值语句：阻塞赋值
=和非阻塞赋值<=的区别，是RTL设计的“第一道坎”。 - always/process块：敏感列表怎么写，决定了你描述的是组合逻辑还是时序逻辑。
- 参数化设计：用
parameter或generic，让代码可复用。我习惯把位宽、深度这些常量都参数化，方便后期调整。
核心要点：写Verilog时，时刻问自己——我写的这段代码，综合出来是什么电路？如果脑子里没有电路图，那代码大概率有问题。
3.2 组合逻辑与时序逻辑
这是RTL设计的“分水岭”。很多bug都出在把组合逻辑和时序逻辑混在一起写。
组合逻辑：输出只取决于当前输入，没有记忆功能。典型的就是加法器、多路选择器、译码器。写组合逻辑时，我习惯用assign或者always @(*)，并且确保所有输入都在敏感列表里。
时序逻辑：输出不仅取决于当前输入，还取决于之前的状态。说白了就是带“记忆”的电路，比如寄存器、计数器、移位寄存器。时序逻辑必须用always @(posedge clk)或always @(negedge rst)来写。
我曾经在一个项目中，把组合逻辑的赋值写成了非阻塞赋值，结果仿真波形看起来是对的，但综合后时序完全乱掉。排查了整整两天才发现问题。嗯，从那以后，我对赋值语句的选择就格外小心了。
个人技巧：写代码前，先在纸上画出电路结构。组合逻辑用“云朵”表示，时序逻辑用“方框”表示。画清楚了再写代码，效率翻倍。
3.3 有限状态机（FSM）设计
FSM是数字设计的“灵魂”。我做过的大部分控制器，核心都是一个状态机。FSM分两种：Moore型和Mealy型。Moore型的输出只取决于当前状态，Mealy型的输出还取决于输入。
我个人更偏爱Moore型，因为它的输出更稳定，不容易出现毛刺。但Mealy型在某些场景下更节省状态数，比如需要快速响应的控制逻辑。
写FSM时，我建议遵循“三段式”写法：
- 第一段：时序逻辑，描述状态跳转（
always @(posedge clk)） - 第二段：组合逻辑，描述下一状态逻辑（
always @(*)） - 第三段：组合逻辑或时序逻辑，描述输出逻辑
这样写的好处是：代码结构清晰，综合工具容易优化，而且后期维护时一眼就能看懂。
避坑指南：我曾经在状态机里漏写了default分支，结果综合工具给我生成了一个锁存器。流片回来后，芯片在某些边界条件下状态跳转异常，查了半个月才发现是锁存器的问题。所以，写case语句时，一定要写default！
3.4 同步与异步设计
同步设计，就是所有时序逻辑都在同一个时钟沿下工作。异步设计，则涉及多个时钟域或者没有时钟的控制信号。
我强烈建议：能用同步，就别用异步。同步设计的时序分析简单，工具支持好，不容易出问题。异步设计虽然在某些场景下（比如低功耗、跨时钟域）不可避免，但处理不好就是灾难。
跨时钟域处理，我常用的方法就是“两级同步器”加“握手协议”。两级同步器可以消除亚稳态，握手协议可以保证数据正确传递。记住：不要试图用组合逻辑直接跨时钟域，那是在给自己挖坑。
核心原则：异步信号进入同步电路前，必须先同步化。这是铁律，没有例外。
3.5 代码风格与规范
最后聊聊代码风格。很多人觉得代码能跑就行，风格无所谓。但在我带过的团队里，代码风格直接决定了项目的交付质量。
我个人的代码规范包括：
- 命名规范：信号名用
s_开头（同步信号），c_开头（组合逻辑），r_开头（寄存器）。模块名用大写字母开头，信号名用小写。 - 注释规范：每个模块头部写清楚功能、输入输出、修改历史。关键逻辑旁边加注释，解释“为什么这么写”。
- 对齐规范：begin/end对齐，赋值语句的等号对齐。代码看起来整齐，读起来也舒服。
- 文件组织：每个模块一个文件，文件名与模块名一致。顶层模块单独一个文件，只做例化，不写逻辑。
你想想看，如果团队里每个人都有自己的风格，那代码review的时候得多痛苦？我曾经接手过一个项目，代码里信号名有拼音、有英文缩写、还有数字编号，读起来简直像在破译密码。从那以后，我就坚持团队必须统一代码风格。
建议：使用代码检查工具（比如Verilator、SpyGlass）来自动检查代码风格。人眼总会漏掉一些细节，但工具不会。
本章知识体系
下面这张图，是我对本章知识体系的总结。你可以把它当作一张“地图”，随时回来查阅。
这张图把本章的五个核心知识点串联起来了。你可以看到，语法是基础，组合/时序逻辑是核心判断，FSM是高级应用，同步/异步是设计原则，代码风格是工程实践。五者缺一不可。
好了，这一章的内容就到这里。记住：RTL设计不是写代码，而是画电路。脑子里有电路，手上才能写出好代码。