第2章数字通信基础回顾

数字通信基础回顾：调制解调、信道编码、同步技术

做FPGA通信算法实现，说白了就是把数学公式变成硬件电路。我见过不少新人一上来就撸Verilog，结果连BPSK和QPSK的星座图都画不明白——这肯定不行。今天咱们把数字通信里最核心的几个概念捋一遍，这些都是我这些年做项目时反复用到的底子。

调制这件事，本质上就是让载波的某个参数跟着数字信号变化。我习惯把载波想象成一个可以捏的橡皮泥——你可以捏它的幅度、频率、相位，或者一起捏。

我在做卫星通信项目时，最常用的是QPSK和8PSK。为什么？因为卫星链路的功率受限，但带宽相对宽裕。QPSK的峰均比低，功放效率高——这个坑我踩过，用16QAM时功放回退太多，整机效率惨不忍睹。

解调的关键：接收端需要知道载波的准确频率和相位。这就是为什么同步技术如此重要——没有同步，解调出来的全是乱码。

信道编码，说白了就是给原始数据加一些冗余，让接收端能纠错。我刚开始做通信时觉得这玩意儿就是浪费带宽，直到有一次在实验室里看到误码率曲线——不加编码时信噪比低于10dB就完全没法用，加了卷积码之后硬生生撑到了6dB。

常见的信道编码类型：

分组码：比如汉明码、BCH码、RS码。把数据分成固定长度的块，每块加校验位。我在存储系统中常用RS码，纠突发错误特别强。
卷积码：连续编码，当前输出不仅跟当前输入有关，还跟之前的状态有关。维特比译码是经典算法，FPGA实现时要注意路径度量的位宽——我吃过这个亏，位宽不够导致译码性能下降。
Turbo码和LDPC码：接近香农极限的编码。5G里LDPC是数据信道的标配。FPGA实现LDPC时，我最头疼的是迭代译码的并行度设计——做太大会浪费资源，做太小又达不到吞吐率要求。

我的经验：在FPGA里实现信道编码，一定要先搞清楚你的目标是什么——是追求极致的纠错性能，还是满足一定的吞吐率？这两个目标往往是矛盾的。我曾经为了追求性能，把LDPC的迭代次数设到50次，结果延迟超标，整个链路都废了。

同步是通信系统里最容易被忽视、却又最容易出问题的一环。我见过太多项目，调制解调和信道编码都调通了，结果卡在同步上——接收端不知道信号什么时候来，不知道载波频率是多少，不知道符号从哪里开始。

同步主要分三类：

载波同步：恢复出与发送端同频同相的载波。常用的方法有Costas环、平方环。我在做QPSK解调器时，Costas环的环路带宽调了整整一周——带宽太宽会引入噪声，太窄又跟不上频率变化。
符号同步：找到每个符号的最佳采样时刻。Gardner算法是我用得最多的，因为它不需要载波同步就能工作——这个特性在突发通信中特别有用。
帧同步：找到数据帧的起始位置。通常用特殊的同步头（比如PN序列）来实现。我记得有一次，帧同步的检测门限设得太低，导致虚警率飙升——整个系统都在误判帧起始，数据全乱了。

避坑指南：我曾经在一个项目中，载波同步和符号同步的收敛时间没有匹配好——载波环还没锁定，符号同步就开始工作了，结果两个环路互相干扰，永远锁不住。后来我加了一个状态机，先让载波环锁定，再启动符号同步，问题就解决了。

下面这张图是我自己总结的，把数字通信硬件化实现的核心逻辑串起来了。你想想看，从信源到信宿，中间要经过多少道工序？每一道工序在FPGA里都有对应的硬件模块。

这张图里有个细节我想强调一下——同步模块不仅处理接收信号，还会反馈控制解调模块。为什么？因为同步环路的输出（比如载波频率误差、符号定时误差）需要用来调整解调器的参数。我在做全数字接收机时，这个反馈路径的延迟控制特别关键——延迟太大，环路就不稳定了。

把上面这些算法搬到FPGA里，有几个地方特别容易出问题：

定点化：算法仿真时用的浮点，到了FPGA里必须转成定点。位宽怎么选？我一般先做一次浮点仿真，看看信号的动态范围，然后留出3-5dB的余量。位宽太小会损失性能，太大又浪费资源。
流水线设计：通信算法通常有反馈环路（比如同步环路），这跟流水线是矛盾的。我的做法是把环路拆成多个小段，每段之间用寄存器隔开，然后通过调整环路增益来补偿流水线延迟。
资源复用：同一个硬件模块可能需要在不同时间处理不同任务。比如LDPC译码器，可以用时分复用的方式在多个码块之间共享。我在一个项目里用这种方法把资源消耗降低了60%。

一个小技巧：在做FPGA实现之前，先用MATLAB或Python把算法跑一遍，生成测试向量。然后用这些测试向量去验证你的RTL代码——这样可以提前发现很多算法层面的问题，省得在硬件上调试时抓瞎。

好了，数字通信的这些核心概念就聊到这儿。这些东西看着基础，但真正在FPGA里实现好，需要大量的实践积累。我每次做新项目，都会回头翻翻这些基础知识——往往能发现之前没注意到的细节。