3、TID对CMOS工艺的影响：栅氧化层陷阱电荷、浅槽隔离（STI）边缘漏电、场氧化层寄生沟道、辐射感生界面态

各位，咱们直接切入正题。

总剂量效应，说白了就是辐射粒子在氧化层里慢慢“攒”电荷的过程。你想想看，一颗卫星在轨道上飞十年，累积的辐射剂量可能高达几十甚至上百krad(Si)。这些能量不会凭空消失，它们会在器件的氧化层里留下各种“后遗症”。

我个人习惯把TID对CMOS工艺的影响归纳为四个核心机制。搞懂了这四个机制，你基本就能预判大部分辐射失效模式了。

3.1 栅氧化层陷阱电荷

这是最经典、也是最容易理解的一个效应。

辐射粒子穿过栅氧化层时，会电离产生电子-空穴对。电子迁移率极高，嗖的一下就跑到栅极被抽走了。但空穴就不一样了，它们在氧化层里移动得很慢，而且很容易被氧化层内部的缺陷（也就是所谓的“陷阱”）俘获。

这些被俘获的空穴，就形成了正陷阱电荷。

我在项目中遇到过一款0.18μm的CMOS工艺，栅氧化层厚度约4nm。辐照到50krad(Si)时，NMOS的阈值电压漂移了将近80mV。嗯，这里要注意，对于深亚微米工艺，栅氧化层越来越薄，这种陷阱电荷效应其实在减弱，因为薄氧化层里能俘获空穴的陷阱总量变少了。

3.2 浅槽隔离（STI）边缘漏电

这个效应，说实话，是现在深亚微米工艺里最头疼的问题之一。

STI是用来隔离不同器件的。它本质上是一层很厚的氧化层（通常1μm左右）。辐射在STI氧化层里也会产生空穴陷阱电荷，而且因为STI很厚，陷阱总量远大于栅氧化层。

这些正电荷会干什么？它们会在STI边缘吸引电子，形成寄生反型层。你想想看，本来NMOS的源和漏之间是被P型衬底隔开的，现在STI边缘多了一条电子通道，直接把源漏连起来了。

我记得有一次做一款抗辐射SRAM，辐照后静态功耗飙升了10倍。查了半天，就是STI边缘漏电搞的鬼。后来我们不得不采用环形栅（Enclosed Layout Transistor, ELT）来规避这个问题。

为什么会这样？因为环形栅的沟道被栅极完全包围，STI边缘不再直接接触源漏区，寄生通道就被切断了。

3.3 场氧化层寄生沟道

这个和STI边缘漏电有点类似，但范围更广。

芯片上除了STI，还有更厚的场氧化层（比如LOCOS工艺中的鸟嘴区）。这些厚氧化层同样会积累辐射感生正电荷。当正电荷密度足够高时，会在场氧化层下方的衬底表面感应出反型层，形成寄生MOSFET沟道。

说白了，就是本来不该有晶体管的地方，硬生生被辐射“造”出了一个晶体管。

这种寄生沟道最讨厌的地方在于：

• 它可能连接两个本应隔离的器件
• 它可能形成意外的电流路径
• 它很难通过常规的电路仿真预测

3.4 辐射感生界面态

最后一个机制，也是最“磨人”的一个。

辐射不仅会在氧化层内部产生陷阱电荷，还会在Si-SiO₂界面处打断化学键，产生界面态。这些界面态是能量分布在禁带中的缺陷能级，它们可以跟载流子交换电荷。

界面态的影响比氧化层陷阱更复杂：

• 它们会降低载流子迁移率（因为散射增强）
• 它们会增加1/f噪声
• 它们会导致阈值电压漂移，而且漂移方向跟界面态的类型有关

你想想看，氧化层陷阱电荷是“固定”的，而界面态是“动态”的。它们会随着栅极电压的变化而充放电，这就导致了所谓的“时间相关效应”。

我在做一款高精度模拟芯片时，发现辐照后运放的输入失调电压漂移了2mV。一开始以为是阈值漂移，后来做了变温测试才发现，主要是界面态在作怪。因为界面态的产生跟温度强相关，低温下辐照产生的界面态更少。

知识体系总览

为了让你更直观地理解这四个机制之间的关系，我画了一张图：

这张图把四个机制的关系理清楚了。你从上往下看，TID是源头，四个分支分别对应不同的失效模式。每个分支都有自己独特的物理机制和应对策略。

嗯，这四个机制在实际芯片中往往是同时作用的。你设计抗辐射芯片时，不能只盯着某一个效应。我个人的习惯是，先做总剂量辐照试验，看哪个效应最突出，然后针对性优化。