辐射效应基础（上）：总剂量效应（TID）的机理、阈值电压漂移、漏电流增加、对CMOS工艺的影响

各位同学，咱们今天聊聊总剂量效应，也就是TID。这是抗辐照芯片设计里最基础、也最绕不开的一个坑。我刚开始接触这行时，总觉得辐射离芯片设计很远，直到第一次流片回来，测试发现阈值电压漂了快200mV，整个电路逻辑都乱了。嗯，从那以后，我再也不敢小看TID了。

什么是总剂量效应？

说白了，就是芯片在辐射环境中待久了，累积的辐射能量让器件性能慢慢变差。你想想看，高能粒子（比如质子、电子、γ射线）穿过氧化层时，会在里面产生电子-空穴对。大部分电子很快复合掉了，但空穴呢？它们会被氧化层里的陷阱捕获，形成正电荷积累。

我个人习惯把TID理解成「慢性中毒」。不是一下子炸掉，而是慢慢腐蚀你的器件参数。这个过程主要分三步：

1. 辐射产生电子-空穴对——高能粒子穿过SiO₂层，电离产生大量载流子。
2. 空穴被陷阱捕获——电子迁移率快，很快跑掉；空穴慢，容易被氧化层中的氧空位缺陷捕获。
3. 界面态生成——空穴在Si-SiO₂界面附近积累，最终形成界面陷阱。

阈值电压漂移——最直观的TID表现

阈值电压漂移，是TID效应最直接的体现。我在项目中遇到过一款0.18μm的CMOS工艺，总剂量到100krad(Si)时，NMOS的Vth漂了将近300mV。你想想，原本设计好的偏置点全乱了，放大器增益掉得一塌糊涂。

为什么会这样？

NMOS的栅氧化层里积累了正电荷，这些正电荷相当于给沟道加了一个额外的正偏压。结果就是：NMOS更容易开启，阈值电压向负方向漂移。对于增强型NMOS来说，原本Vth是+0.7V，漂移后可能变成+0.4V甚至更低。

PMOS的情况正好相反。PMOS的沟道是空穴导电，栅氧化层里的正电荷会排斥空穴，让PMOS更难开启。所以PMOS的阈值电压向负方向漂移得更厉害（绝对值增大）。

器件类型	TID导致的Vth漂移方向	典型漂移量（100krad）	对电路的影响
NMOS	负向漂移（更容易开启）	-100~-300mV	静态功耗增加，逻辑电平偏移
PMOS	负向漂移（更难开启）	-50~-200mV	驱动能力下降，速度变慢

漏电流增加——TID的隐形杀手

阈值电压漂移已经够烦人了，但漏电流增加才是真正的隐形杀手。为什么？因为漏电流增加会导致静态功耗飙升，甚至让电路功能失效。

漏电流增加的机理有两个：

• 亚阈值漏电增加：Vth漂移后，原本关断的管子实际上处于弱反型区，漏电流指数级上升。
• 场氧漏电：辐射在STI（浅槽隔离）或LOCOS（局部氧化）中积累的电荷，会在器件之间形成寄生沟道，导致相邻器件之间漏电。

我记得有一次测试一个SRAM阵列，总剂量到50krad时，静态功耗从10μA飙到了2mA。查了半天，发现是STI边缘的寄生漏电把存储单元的节点电压拉偏了。嗯，这就是场氧漏电的典型表现。

对CMOS工艺的影响——从器件到电路

TID对CMOS工艺的影响是全方位的。咱们从器件层面说到电路层面。

器件层面

• 栅氧化层厚度：氧化层越薄，TID效应越轻。因为薄氧化层里能积累的电荷总量少。所以先进工艺（比如28nm以下）的TID耐受性反而比老工艺好。但代价是栅漏电流增大。
• 沟道掺杂浓度：掺杂浓度越高，阈值电压对TID的敏感度越低。但高掺杂会降低载流子迁移率，这是个trade-off。
• 版图结构：环形栅（ELT）和H栅结构能有效抑制边缘漏电，但面积代价大。

电路层面

• 模拟电路：运放的输入失调电压会漂移，基准源的精度会下降。我做过一个比较器，TID后输入失调从2mV漂到了15mV，直接导致比较器误判。
• 数字电路：逻辑门的噪声容限降低，时序路径的延迟变化。严重时会出现setup/hold violation。
• 存储器：SRAM的静态噪声容限（SNM）下降，存储单元更容易翻转。

知识体系框架

下面这张图是我自己整理的TID效应知识框架，帮你理清思路：

小结

TID效应是抗辐照芯片设计的第一道坎。记住三个关键词：阈值漂移、漏电流、界面态。设计时留足裕量，版图上用好加固结构，测试时关注参数退化趋势。嗯，这些经验都是我用流片失败换来的，希望你们能少走弯路。

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