第四章 抗辐照工艺技术：从底层加固开始

各位同学，今天我们来聊聊抗辐照芯片的工艺基础。说实话，很多刚入行的朋友总觉得抗辐照设计就是画版图时多加点环、多打些孔。其实不然——真正的抗辐照能力，从你选什么工艺、怎么做隔离就已经定调了。

我个人习惯把工艺加固比作盖房子的地基。地基没打好，后面装修再漂亮也白搭。好，我们直接进入正题。

4.1 加固工艺概述：为什么工艺比设计更重要？

先问大家一个问题：一个普通CMOS工艺做的芯片，在太空环境下能撑多久？

答案可能让你意外——短则几天，长则几个月。不是设计问题，是工艺本身扛不住辐射。

辐射粒子打进芯片，会在氧化层里产生陷阱电荷，在衬底里产生电子空穴对。这些效应会直接改变晶体管的阈值电压、漏电流，甚至引发闩锁效应。你想想看，电路设计得再巧妙，底层器件都失效了，那还有什么用？

所以，抗辐照工艺加固的核心思路就两条：

• 减少辐射敏感区域——比如把容易积累电荷的氧化层做薄
• 阻断寄生通路——比如不让辐射产生的电流形成闩锁

下面我们逐一拆解这些工艺手段。

4.2 薄栅氧工艺：把"陷阱"做小

栅氧化层是MOS管最敏感的部位。辐射粒子穿过栅氧时，会产生电子空穴对。电子跑得快，很快被扫走；空穴移动慢，容易被氧化层中的陷阱捕获。这些 trapped 的空穴会形成正电荷，导致NMOS的阈值电压漂移。

怎么解决？很简单——把栅氧做薄。

我记得在2018年做过一个项目，用的是5nm栅氧的工艺。当时测试辐射前后的阈值电压变化，只有不到50mV。而同样条件下，20nm栅氧的器件漂移了300mV以上。

但薄栅氧也有代价。栅氧越薄，栅漏电流越大，击穿电压越低。所以不能一味追求薄，要根据目标辐射剂量来选。

4.3 场氧加固：别让LOCOS成为短板

场氧化层（Field Oxide）是器件之间的隔离区。传统LOCOS工艺的场氧很厚，但恰恰是这种厚氧化层，成了辐射电荷的"重灾区"。

为什么会这样？因为厚氧化层里陷阱多，辐射产生的空穴更容易被捕获。这些正电荷会在场氧下方的硅表面形成反型层，导致相邻器件之间产生漏电路径。

我遇到过最惨的一次——某款芯片在辐射测试后，原本应该断开的两个NMOS之间，漏电流从pA级飙升到了μA级。查了半天，就是场氧加固没做好。

场氧加固的常用方法：

• 采用薄场氧——减少陷阱数量
• 场氧下方加P+注入——提高表面掺杂浓度，抑制反型
• 使用STI替代LOCOS——这个我们下面细说

4.4 浅槽隔离（STI）加固：现代工艺的标配

STI（Shallow Trench Isolation）现在已经是主流工艺了。相比LOCOS，STI的侧壁更陡、占用面积更小。但STI也有自己的辐射问题——侧壁氧化层同样会捕获电荷。

STI加固的关键点：

• 侧壁氧化层厚度控制——不能太厚，否则陷阱多
• 沟道停止注入——在STI底部做高浓度掺杂，阻断漏电路径
• 退火工艺优化——减少氧化层中的缺陷密度

4.5 SOI工艺：从物理上隔离

SOI（Silicon-On-Insulator）工艺，说白了就是在硅衬底上先做一层埋氧层（BOX），再在上面做器件。这层埋氧层把器件和衬底彻底隔开了。

好处很明显：

• 抗单粒子翻转（SEU）能力强——辐射产生的电荷被限制在顶层硅膜内，不会扩散到衬底
• 无闩锁效应——因为NMOS和PMOS之间没有直接的衬底通路
• 寄生电容小——速度快，功耗低

但SOI也不是万能的。埋氧层本身也会捕获辐射电荷，导致背栅效应（Back-gate effect）。我记得有个项目用130nm SOI工艺，辐射后NMOS的阈值电压漂了200mV，就是因为背栅效应。

解决方法是：

• 使用薄BOX层（<200nm）
• 在BOX下方做P+或N+埋层，提供背栅偏置
• 采用体接触（Body contact）结构

4.6 外延层工艺：给衬底加个"缓冲垫"

外延层工艺，就是在重掺杂衬底上生长一层轻掺杂的外延层。器件做在外延层上，重掺杂衬底作为低阻通路。

这个工艺对抗闩锁特别有效。为什么？因为闩锁的本质是寄生BJT导通。重掺杂衬底可以快速收集辐射产生的空穴，防止寄生BJT的基极电位升高。

我做过一个对比实验：同样版图设计，用外延工艺的芯片，闩锁阈值比普通衬底高了3倍以上。

外延层工艺的要点：

• 外延层厚度——通常5-10μm，太薄了抗闩锁效果差，太厚了成本高
• 外延层电阻率——10-20 Ω·cm比较合适
• 衬底电阻率——越低越好，一般<0.01 Ω·cm

知识体系总览

下面这张图把本章的工艺加固手段串起来了。你可以看到，每种工艺针对的辐射效应不同，实际项目中往往是组合使用。

好了，以上就是抗辐照工艺加固的核心内容。从薄栅氧到外延层，每种技术都有自己的用武之地。下次你拿到一个辐射指标，应该知道从哪个工艺入手了吧？