3. 测量链路硬件组成：从低温到室温的完整信号链
做量子测量芯片，说白了就是跟极微弱的信号打交道。你想想看，一个量子比特的信号功率可能只有 -120 dBm 甚至更低，比手机信号弱了十亿倍。要把这么小的信号从 10 mK 的低温环境里「捞」出来，送到室温的 ADC 里量化，中间这条链路的设计，直接决定了你的测量保真度。
我个人习惯把这条链路分成三段：低温恒温器与稀释制冷机、射频信号链、室温电子学设备。咱们一段一段拆开讲。
3.1 低温恒温器与稀释制冷机：信号链的「冰窖」
量子芯片必须待在极低温环境里，否则热噪声会把量子态彻底淹没。稀释制冷机就是干这个活的——它能稳定地把芯片降到 10 mK 左右。
我刚开始接触稀释制冷机时，总觉得它像个黑盒子。其实原理不复杂：利用 3He 和 4He 混合液的相分离效应，在几十 mK 下持续吸热。关键指标就两个：最低温度和制冷功率。
| 温区 | 典型温度 | 主要作用 |
|---|---|---|
| 室温层 (300 K) | 300 K | 安装室温电子学、密封接头 |
| 50 K 层 | 50 K | 预冷、衰减器第一级热沉 |
| 4 K 层 | 4 K | 超导磁体、HEMT 放大器安装 |
| Still 层 | 700 mK | 信号线热锚、滤波器安装 |
| MXC 层 | 10 mK | 量子芯片安装、输入输出耦合 |
嗯，这里要注意：每一层之间的热链接必须做好。我曾经见过一个项目，因为 4 K 层到 Still 层的线缆热锚没压紧，导致 MXC 温度死活下不去 30 mK。排查了整整两天，最后发现是螺丝松了半圈。
3.2 射频信号链：衰减、放大、滤波的艺术
信号从芯片出来，要经过一段长长的同轴线缆，从 10 mK 爬到室温。这段路上，你既要防止热噪声倒灌进芯片，又要保证信号不被衰减得太厉害。
3.2.1 衰减器：降噪的关键
很多人不理解：信号本来就弱，为什么还要加衰减器？
原因很简单——热噪声。室温来的信号线本身携带 300 K 的黑体辐射噪声，如果不衰减掉，这些噪声会直接加热量子芯片。衰减器的作用就是把这些高频噪声「吃掉」，同时自身也贡献噪声，但衰减器温度越低，贡献的噪声就越小。
我建议在每一层都加衰减器，典型配置是：
- 50 K 层：10 dB 衰减
- 4 K 层：10 dB 衰减
- Still 层：10 dB 衰减
- MXC 层：20 dB 衰减
总衰减量大约 50 dB。你可能会问：那信号不也衰减了 50 dB 吗？没错，所以后面需要放大器补回来。
3.2.2 放大器：低温下的第一级增益
信号在 4 K 层附近会经过一个关键器件——HEMT 放大器（高电子迁移率晶体管放大器）。这是整个链路里噪声系数最低的放大器，典型噪声温度在 2-5 K 之间。
我记得第一次调试时，HEMT 的偏置电压怎么调都不对，增益只有 10 dB，噪声却高达 20 K。后来发现是漏极供电线缆上的滤波电容焊反了。嗯，这种低级错误，犯过一次就再也不会犯了。
HEMT 之后，信号会经过室温放大器进一步放大，总增益通常在 60-80 dB 左右，才能把信号推到 ADC 的满量程范围。
3.2.3 滤波器：把带外噪声滤干净
放大器在放大信号的同时，也会放大带外噪声。如果不加滤波器，这些噪声会饱和 ADC 的前端。
我个人习惯在三个位置加滤波器：
- 低温端（MXC 层）：低通滤波器，截止频率 10-20 GHz，防止高频噪声进入芯片
- 4 K 层：带通滤波器，只保留测量频段（比如 4-8 GHz）
- 室温端：低通滤波器，防止 ADC 的采样时钟谐波干扰
我曾经在室温端漏加了一个滤波器，结果 ADC 的采样时钟（1 GHz）的二次谐波直接混频进了测量频段，导致频谱上出现一堆假峰。排查了三天，最后用频谱仪一看，真相大白。从那以后，我每个链路的滤波器清单都会反复核对三遍。
3.3 室温电子学设备：AWG、ADC、FPGA
信号到了室温，就交给电子学设备处理了。核心三件套：AWG（任意波形发生器）、ADC（模数转换器）、FPGA（现场可编程门阵列）。
3.3.1 AWG：发射端的「画笔」
AWG 负责生成控制量子比特的脉冲信号。比如一个 π 脉冲，需要精确控制频率、相位、幅度和包络形状。
关键指标：
- 采样率：至少 1 GS/s，推荐 2.5 GS/s 以上
- 垂直分辨率：14 bit 起步，16 bit 更好
- 通道数：至少 2 通道（I/Q 两路）
我常用的 AWG 是 Keysight M8195A，采样率 65 GS/s，但说实话，对于大多数超导量子比特测量，2 GS/s 就够用了。别盲目追求高采样率，成本翻倍不说，布线难度也大。
3.3.2 ADC：接收端的「眼睛」
ADC 把模拟信号变成数字信号，交给 FPGA 处理。量子测量里常用的是中频采样架构：先把微波信号下变频到中频（比如 50-500 MHz），再用 ADC 采样。
关键指标：
- 采样率：500 MS/s 到 2 GS/s
- 有效位数 (ENOB)：10 bit 以上
- 输入带宽：至少覆盖中频频段
选 ADC 时别只看标称位数，要看 ENOB。我见过一款 16 bit 的 ADC，实际 ENOB 只有 11 bit，因为前端噪声太大。所以一定要看数据手册里的 ENOB vs 频率曲线。
3.3.3 FPGA：实时处理的「大脑」
FPGA 负责两件事：数字下变频和实时反馈。
数字下变频就是把 ADC 采样的中频信号，通过混频和滤波，提取出 I/Q 两路的幅度和相位。这个过程在 FPGA 里用 DDS（直接数字频率合成器）和 CIC 滤波器实现。
实时反馈则是量子纠错的关键——FPGA 需要在几百纳秒内完成测量、判决、反馈脉冲的生成。这对 FPGA 的资源和时序要求很高。
我建议用 Xilinx 的 Kintex 或 Zynq 系列，性价比高。如果预算充足，可以上 RFSoC，它把 ADC、DAC 和 FPGA 集成在一起，布线简单很多。
3.4 完整链路结构图
下面这张图展示了从低温到室温的完整信号链路。我特意把关键器件和温度层标了出来，方便你对照理解。
3.5 链路预算：一个实际案例
光讲理论不够，咱们算一笔账。假设量子芯片输出信号功率为 -120 dBm，链路总增益 70 dB，那么到达 ADC 的信号功率是 -50 dBm。ADC 的满量程输入通常是 -10 dBm 左右，所以还需要 40 dB 的余量。
但别忘了，链路里还有噪声。HEMT 的噪声温度 4 K，换算成功率谱密度大约是 -174 dBm/Hz + 10*log10(4/290) ≈ -192 dBm/Hz。如果测量带宽是 10 MHz，总噪声功率就是 -192 + 10*log10(10e6) ≈ -122 dBm。经过 70 dB 增益后，噪声功率变成 -52 dBm。
你看，信号 -50 dBm，噪声 -52 dBm，信噪比只有 2 dB。这显然不够。所以实际测量中，我们会用平均多次测量的方法来提升信噪比。平均 N 次，信噪比提升 sqrt(N) 倍。要得到 20 dB 的信噪比，需要平均约 10000 次。
链路设计的本质是噪声管理。每一级器件的噪声系数、增益、温度都要精确控制。我个人的经验是：先做链路预算仿真，再动手搭建。别急着焊线，仿真跑通了再动手，能省一半调试时间。
好了，这一章的内容就到这里。链路硬件是量子测量的骨架，理解了它，后面的信号处理算法才有落脚点。下一章咱们聊聊信号在链路里具体怎么走——也就是传输线理论和阻抗匹配。嗯，那又是另一个有意思的话题了。
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