第二章：半导体制造流程基础
各位同学好，我是老张。今天咱们聊聊半导体制造的核心流程。说实话，我刚入行那会儿，觉得芯片制造就是个黑盒子——设计完版图扔进去，出来就是芯片。后来自己跑了几次FAB，才明白这中间的门道有多深。
半导体制造，说白了就是「在硅片上层层堆叠、精确雕刻」的过程。我习惯把整个流程分成两大块：前端工艺和后端工艺。前端做器件，后端做互联。今天咱们重点讲前端的关键工艺。
2.1 晶圆制备——一切的基础
晶圆制备，就是先把沙子（二氧化硅）变成高纯硅，再拉成单晶硅棒，最后切成薄片。我个人觉得，这步最考验的是「纯度」和「平整度」。
我记得第一次进FAB看晶圆切割，师傅跟我说：「晶圆表面要是有一粒灰尘，后面所有工艺都白搭。」当时还不信，后来自己跑仿真才发现——表面粗糙度差10nm，器件的阈值电压就能漂移50mV。
关键参数：
- 硅纯度：99.9999999%（9个9）
- 晶圆直径：目前主流300mm（12英寸）
- 表面粗糙度：Ra < 0.5nm
- 翘曲度：< 30μm
2.2 光刻——芯片的「照相术」
光刻，说白了就是把设计好的电路图形「印」到晶圆上。怎么印？用光。涂上光刻胶，用掩模版挡住一部分光，没挡住的地方光刻胶就变性了，显影后图形就出来了。
这里有个坑，我踩过。光刻的分辨率受限于光的波长。早期用g-line（436nm），后来用i-line（365nm），再后来KrF（248nm）、ArF（193nm）。现在最前沿的EUV（极紫外，13.5nm）——你想想看，波长只有13.5nm，比原子间距还小，这技术难度有多大。
个人经验：做光刻仿真时，千万别忽略「驻波效应」。我曾经在仿真里没加抗反射层，结果光刻胶侧壁角度差了5度，后面刻蚀直接歪了。嗯，从那以后我每次都会检查底部抗反射涂层（BARC）的参数。
2.3 刻蚀——把图形「刻」进硅里
光刻只是把图形印在光刻胶上，真正要把图形转移到下面的材料层，得靠刻蚀。刻蚀分两种：湿法刻蚀（用化学药水）和干法刻蚀（用等离子体）。
我个人更偏爱干法刻蚀，为什么？因为各向异性好。湿法刻蚀是各向同性的，会往侧面也刻，导致图形变形。干法刻蚀用等离子体垂直轰击，可以刻出很陡的侧壁。
| 参数 | 湿法刻蚀 | 干法刻蚀 |
|---|---|---|
| 各向异性 | 差（各向同性） | 好（可垂直刻蚀） |
| 选择性 | 高 | 中等 |
| 损伤 | 小 | 可能有等离子体损伤 |
| 应用 | 大尺寸、非关键层 | 关键层、小尺寸 |
避坑指南：我曾经在刻蚀多晶硅栅极时，没控制好刻蚀终点检测，结果过刻蚀了20nm，直接穿到了栅氧化层。那次流片回来，整个批次的器件栅漏电流都超标。所以，刻蚀终点检测（EPD）一定要校准好。
2.4 薄膜沉积——一层一层往上「长」
沉积，就是在晶圆表面生长或淀积一层薄膜。常见的材料有二氧化硅、氮化硅、多晶硅、金属等。方法也很多：PECVD、LPCVD、ALD、PVD……
我个人觉得，ALD（原子层沉积）是这十年最牛的工艺之一。它能一层一层原子地长，厚度控制到0.1nm级别。你想想看，一个原子才多大？0.3nm左右。ALD能控制到亚原子级别，这在做高k栅介质时太关键了。
我记得有个项目，需要沉积3nm的HfO₂作为栅氧化层。用PECVD根本控不住，厚度波动±0.5nm。后来换成ALD，波动降到±0.05nm。器件的阈值电压一致性直接提升了一个量级。
2.5 离子注入——给硅「掺点料」
纯净的硅是绝缘体，得掺入杂质才能导电。离子注入就是用高能离子束把杂质原子「打」进硅里。常见的杂质有硼（P型）、磷（N型）、砷（N型）等。
这里有个关键参数：注入剂量和注入能量。剂量决定掺杂浓度，能量决定注入深度。我习惯用SRIM软件做注入仿真，先跑一遍看看杂质分布曲线，再调工艺参数。
注入参数示例（以NMOS的源漏注入为例）：
- 杂质：砷（As）
- 能量：40 keV
- 剂量：5×10¹⁵ cm⁻²
- 注入角度：7°（避免沟道效应）
为什么要7°？因为如果垂直注入，离子会沿着硅晶格通道「滑」进去，深度完全不可控。这个7°倾角，是我刚入行时师傅反复叮嘱的。后来自己做仿真，果然，0°注入的杂质分布曲线拖了个长长的尾巴。
2.6 化学机械抛光（CMP）——把表面「磨平」
CMP，说白了就是「抛光」。芯片制造中，每沉积一层、刻蚀一层，表面就会变得坑坑洼洼。如果不磨平，下一层光刻就没法对焦——景深不够。
CMP用化学药水和机械研磨颗粒共同作用，把凸起的地方磨掉。听起来简单，做起来极难。为什么？因为不同材料的研磨速率不一样。比如铜和二氧化硅，研磨速率差好几倍。如果控制不好，就会出现「碟形凹陷」或「侵蚀」。
我的经验：做CMP仿真时，一定要用「Preston方程」来建模：RR = Kp × P × V。其中RR是研磨速率，Kp是Preston系数，P是压力，V是相对速度。这个方程虽然简单，但实际工程中非常实用。我曾经用这个方程优化了一个CMP工艺，把晶圆内不均匀度从8%降到了3%。
2.7 工艺集成——把这些串起来
好了，单个工艺讲完了。但实际芯片制造，不是做一遍就完事的。一个现代芯片有几十层，每层都要重复：沉积→光刻→刻蚀→清洗→检测→CMP。循环往复，直到所有层都做完。
我举个例子，一个28nm的CMOS工艺，大概需要40-50道光刻层，每层包含10-15步工艺。算下来，一片晶圆从进FAB到出来，要经过上千道工序。每一道工序的良率都要做到99.9%以上，最终良率才能到90%。
所以，做半导体工艺仿真，不是只看单个工艺，而是要看整个流程的「累积效应」。我习惯用TCAD工具做全流程仿真，从衬底开始，一步步模拟到器件形成。这样能提前发现工艺窗口的问题，避免流片失败。
好了，这一章的内容就到这里。下一章咱们聊聊「工艺仿真中的关键物理模型」，到时候我会分享一些具体的仿真代码和参数设置。