01
DDR概述
DDR内存的发展历程、DDR3/DDR4/DDR5的区别、DDR在系统中的作用。
发展史代际对比
02
DDR信号分组
数据信号组、地址/控制信号组、时钟信号组、电源/地信号组。
分组信号完整性
03
DDR拓扑结构
T型拓扑、Fly-by拓扑、点对点拓扑、不同拓扑的优缺点对比。
拓扑Fly-by
04
DDR阻抗控制
单端阻抗50Ω、差分阻抗100Ω、阻抗连续性的重要性。
阻抗50Ω
05
DDR等长布线
数据组内等长、地址/控制组等长、时钟等长、等长误差范围要求。
等长时序
06
DDR间距规则
信号线间距3W原则、与其他信号的隔离间距、过孔间距要求。
3W间距
07
DDR参考平面
完整参考地平面、跨分割问题、参考平面切换时的处理。
参考平面跨分割
08
DDR电源设计
VDD/VDDQ/VTT/VREF电源设计、去耦电容布局、电源平面分割。
电源去耦
09
DDR时钟布线
差分时钟布线要求、时钟长度匹配、时钟与其他信号的间距。
时钟差分
10
DDR数据线布线
DQS与DQ的对应关系、数据组内等长、数据线参考电压。
DQDQS
11
DDR地址线布线
地址线Fly-by拓扑、地址线端接电阻、地址线等长要求。
地址线端接
12
DDR控制线布线
CS/CKE/ODT等控制信号布线、控制信号端接、控制信号等长。
控制线ODT
13
DDR端接电阻
VTT端接电阻布局、端接电阻值选择、端接电阻的电源连接。
端接VTT
14
DDR过孔设计
过孔数量控制、过孔尺寸选择、过孔背钻技术、过孔stub影响。
过孔背钻
15
DDR层叠结构
4层板DDR布线、6层板DDR布线、8层板DDR布线、层叠推荐方案。
层叠多层板
16
DDR扇出布线
BGA扇出策略、扇出过孔布局、扇出线宽线距、扇出区域规划。
扇出BGA
17
DDR串扰控制
串扰产生机理、3W/5W间距规则、串扰仿真验证、串扰抑制方法。
串扰3W
18
DDR时序分析
建立时间/保持时间、时序裕量计算、时序仿真、时序优化方法。
时序建立时间
19
DDR信号完整性
反射、振铃、过冲/下冲、信号完整性仿真、IBIS模型使用。
SIIBIS
20
DDR电源完整性
电源阻抗目标、PDN设计、去耦电容网络、电源噪声控制。
PIPDN
21
DDR仿真验证
前仿真/后仿真、时域仿真、眼图分析、仿真报告解读。
仿真眼图
22
DDR布局策略
DDR颗粒布局、DDR控制器布局、布局对称性、布局热管理。
布局热管理
23
DDR布线策略
布线顺序、布线层分配、布线通道规划、布线密度控制。
布线通道
24
DDR差分对布线
差分对等长、差分对间距、差分对阻抗、差分对换层处理。
差分对等长
25
DDR回流路径
信号回流路径、地平面完整性、回流路径优化、回流路径仿真。
回流地平面
26
DDR测试验证
TDR测试、阻抗测试、时序测试、信号质量测试、测试点设计。
测试TDR
27
DDR常见问题
数据错误、地址错误、时序违规、电源噪声、信号质量差。
debug噪声
28
DDR调试技巧
调试工具使用、调试流程、问题定位方法、调试案例分析。
调试案例
29
DDR设计规范
JEDEC标准、设计检查清单、设计评审要点、设计文档规范。
JEDEC规范
30
DDR实战案例
4层板DDR3设计案例、6层板DDR4设计案例、8层板DDR5设计案例。
实战DDR5