4、DDR阻抗控制：单端阻抗50Ω、差分阻抗100Ω、阻抗连续性的重要性

做DDR设计，阻抗控制是个绕不开的话题。我经常跟团队里的新人说，你原理图画得再漂亮，如果PCB上阻抗没控制好，板子大概率是跑不起来的。说白了，阻抗就是信号传输的「高速公路」，路修得不好，车就跑不稳。

4.1 为什么是50Ω和100Ω？

你可能要问，为什么单端非得是50Ω？差分非得是100Ω？这其实是个历史遗留问题，但也确实是最优解。

单端50Ω：这个值是在「最小衰减」和「最大功率传输」之间取的折中。我记得早年做射频板时，50Ω几乎成了行业标准。DDR信号虽然没到射频那么高频，但沿用这个标准，大家都能统一。

差分100Ω：差分对的两根线，每根对地都是50Ω，两根合起来就是100Ω。这个值能保证差分信号有良好的共模抑制能力。我在项目中遇到过，有人把差分阻抗做成了90Ω，结果DDR3跑到1600MT/s就开始报错，改回100Ω后问题就消失了。

4.2 阻抗连续性的重要性

阻抗连续性，这个词听起来有点学术。其实说白了，就是信号在传输过程中，遇到的阻抗要尽量保持一致。你想想看，如果一条路突然从四车道变成两车道，车流肯定要堵。信号也一样。

阻抗不连续会导致什么？反射。反射会让信号产生过冲、下冲、振铃，严重时直接导致误码。

我举个例子。有一次调试一块DDR4板子，眼图总是张不开。查了半天，发现是走线从表层换到内层时，过孔的阻抗没控制好。过孔处阻抗突变，信号反射严重。后来在过孔周围加了回流地过孔，把阻抗拉回来，眼图立马就干净了。

4.3 如何实现阻抗控制？

阻抗控制不是靠嘴说的，得落实到PCB设计参数上。主要影响因素有这几个：

• 线宽：线越宽，阻抗越低。但也不能太宽，否则走线间距不够。
• 介质厚度：走线到参考层的距离越近，阻抗越低。这个很关键。
• 介电常数：板材不同，介电常数不同。FR4一般在4.2左右，高速板材会更低。
• 铜厚：铜越厚，阻抗越低。但铜厚通常由PCB厂家决定，我们只能选标准值。

我个人的习惯是，在布局前先跟PCB厂家沟通，拿到他们的叠层结构和阻抗计算表。然后根据目标阻抗反推线宽和间距。别自己闷头算，厂家的工艺参数才是准的。

4.4 差分对的阻抗控制要点

差分对除了要控制单根线的阻抗，还要控制两根线之间的耦合。这里有几个关键点：

• 线间距：间距决定了耦合强度。间距越小，耦合越强，差分阻抗越低。一般取线宽的2-3倍。
• 等长：差分对的两根线长度要尽量相等。长度差会导致共模噪声增加。我一般要求长度差控制在5mil以内。
• 对称性：两根线的走线环境要尽量一致。别一根走表层，一根走内层，那阻抗肯定对不上。

我记得有一次，一个同事的差分对阻抗怎么都调不到100Ω。后来发现，他为了绕等长，把其中一根线绕了个大弯，导致两根线的参考层不一样。改回来后，阻抗就对了。

4.5 阻抗控制的常见误区

做阻抗控制，有几个坑我踩过，也看别人踩过：

1. 过度追求精确值：阻抗控制有±10%的容差就够了。别为了精确到0.1Ω把走线搞得乱七八糟。
2. 忽略参考层：参考层不连续，阻抗肯定乱。我见过有人把走线下面的参考层挖空了，还问为什么阻抗不对。
3. 过孔不处理：过孔是阻抗不连续的重灾区。过孔周围加地过孔、优化过孔尺寸，这些都要做。
4. 焊盘不优化：BGA焊盘和走线之间会有阻抗突变。可以在焊盘下方挖空参考层，或者用渐变走线过渡。

4.6 知识体系图

下面这张图，是我梳理的DDR阻抗控制的核心逻辑。你可以对照着看，哪个环节没做到位。

这张图把阻抗控制的几个层次串起来了。从目标阻抗出发，到影响因素，再到关键设计点，最后是常见问题。你设计时按这个思路走，基本不会出大问题。

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