第二讲：VDD核心电源设计——DDR核心电压1.2V/1.1V规格、LDO与DC-DC选型对比、纹波与瞬态响应要求

各位工程师朋友，咱们接着聊DDR电源。上一讲我们把DDR电源的整体架构梳理了一遍，这一讲聚焦在最核心的部分——VDD核心电源。

说白了，DDR芯片能不能稳定工作，很大程度上就看这路1.2V或1.1V的电源伺候得怎么样。我见过不少板子，信号完整性仿真做得漂漂亮亮，结果一上电就跑飞，查到最后都是核心电源纹波太大或者瞬态响应跟不上。嗯，这坑我踩过，今天咱们就把它填平。

一、DDR核心电压规格——1.2V还是1.1V？

先说说电压规格。DDR3时代主流是1.5V，到了DDR4就降到了1.2V，而DDR5更是压到了1.1V。你想想看，为什么电压越来越低？说白了就是为了降低功耗。DDR芯片内部几亿个晶体管，电压每降0.1V，动态功耗就能省下一大截。

但电压低了，容限也跟着变窄了。JEDEC标准对VDD的要求是这样的：

二、LDO与DC-DC选型对比——到底选哪个？

这是DDR电源设计里最纠结的问题之一。我个人习惯是这样判断的：先看电流需求，再看噪声敏感度。

2.1 LDO方案

LDO的优势是干净、简单、便宜。输出纹波能做到10mVpp以下，甚至5mVpp。但它的效率低，尤其是压差大的时候。比如从5V降到1.2V，效率只有24%，大部分能量都变成热量散掉了。

什么时候用LDO？

• 电流小于2A的场景，比如单颗DDR4芯片
• 对噪声极度敏感的设计，比如DDR5的VDD
• 板子空间有限，LDO外围元件少

2.2 DC-DC方案

DC-DC的优势是效率高，能做到85%~95%。但它的输出纹波大，通常在20~50mVpp，而且开关噪声会耦合到输出端。

什么时候用DC-DC？

• 电流大于3A的场景，比如多颗DDR4或DDR5模组
• 系统功耗敏感，比如电池供电设备
• 输入电压高，比如从12V或5V降压

2.3 选型对比表

三、纹波与瞬态响应要求——实战中的关键指标

纹波和瞬态响应，这两个指标直接决定了DDR能不能稳定工作。你想想看，DDR内部的核心逻辑在几百兆赫兹的频率下翻转，电源稍微抖一下，时序就可能出问题。

3.1 纹波要求

纹波主要来自DC-DC的开关动作，或者LDO的噪声。对于DDR4，JEDEC要求VDD纹波小于30mVpp；DDR5更严格，要求小于25mVpp。但说实话，我个人的设计习惯是留50%的余量——DDR4做到15mVpp以内，DDR5做到12mVpp以内。

降低纹波的方法：

• 增加输出电容：用MLCC，ESR要低
• 加LC滤波：在DC-DC输出端加一级LC
• 优化布局：反馈走线远离电感等噪声源
• 选择高PSRR的LDO：PSRR在1MHz时最好大于60dB

3.2 瞬态响应要求

瞬态响应指的是当DDR从空闲状态突然进入读写状态时，电流瞬间增大，VDD电压会掉下去。JEDEC要求这个跌落幅度小于50mV（DDR4）或40mV（DDR5），并且要在10μs内恢复到稳定值。

为什么瞬态响应这么重要？因为DDR的读写操作是突发性的，电流变化率可能达到1A/μs甚至更高。如果电源响应不过来，VDD就会掉出容差范围，导致数据出错。

3.3 实测案例

给大家看一个我实际测过的数据。某款DDR4模组，VDD用DC-DC供电，输出电容用了4颗22μF MLCC加2颗0.1μF MLCC。负载从0.5A跳变到3A，瞬态跌落测出来是38mV，恢复时间约8μs。这个指标在DDR4的容限内，但余量不大。后来我把输出电容增加到6颗22μF，瞬态跌落降到了25mV，恢复时间缩短到5μs。

// 瞬态响应测试条件（仅供参考）
// 负载跳变：0.5A → 3A，上升时间 1μs
// 测试点：DDR芯片VDD引脚处
// 示波器设置：AC耦合，20MHz带宽限制

测试结果：
- 跌落幅度：38mV → 优化后 25mV
- 恢复时间：8μs → 优化后 5μs
- 纹波：22mVpp → 优化后 15mVpp

四、总结一下

VDD核心电源设计，说白了就是三件事：选对电压规格、选对电源方案、把纹波和瞬态控制好。我个人觉得，对于大多数DDR4设计，用DC-DC加一级LC滤波是性价比最高的方案；而对于DDR5或者对噪声要求极高的场景，LDO或者DC-DC+LDO的级联方案更稳妥。

嗯，这一讲就到这里。记住一句话：DDR电源设计，纹波和瞬态是「一票否决」的指标——测不过就别想着量产了。