第2章时钟抖动分类

2. 时钟抖动分类：RJ、DJ、周期抖动、周期间抖动、长期抖动

做时钟设计这么多年，我见过不少工程师一上来就盯着抖动指标看，但问他们到底在看哪种抖动，往往答不上来。其实，抖动不是单一概念，它是一大家子。今天咱们就把这几位“家庭成员”认清楚。

随机抖动，说白了就是老天爷赏的“噪声”。它没有规律，你没法预测下一秒的抖动是正还是负。它的来源主要是热噪声、散粒噪声这些物理层面的东西。

核心特征：

我个人的经验：RJ 是“无底洞”。你在示波器上测1秒，可能看到±10ps；测10秒，可能变成±15ps。所以很多高速标准（比如PCIe、DDR）会规定一个特定的测量窗口，否则没法比。

避坑指南：我曾经在评估一颗PLL芯片时，只看数据手册上的RMS抖动，结果系统跑起来总出误码。后来发现，RMS值虽然漂亮，但峰值抖动（Peak-to-Peak）已经超过了接收端的容忍范围。记住：RJ要看分布，不能只看RMS。

确定性抖动，是有“因”的抖动。它由电路中的具体问题引起，比如串扰、电源噪声、阻抗不匹配等。它的特点是：有界、可重复、有规律。

常见的DJ子类：

注意：DJ 和 RJ 在频谱上表现完全不同。RJ是宽带的，像白噪声；DJ往往有特定的频率尖峰。用频谱分析仪一看，哪个频率上有“毛刺”，哪个就是DJ的来源。我习惯先用频谱仪扫一遍，再决定从哪下手。

周期抖动，测量的是每个时钟周期实际长度与理想周期长度的偏差。说白了，就是看每个“滴答”准不准。

怎么测？

测量方法：
1. 取N个连续的时钟周期
2. 记录每个周期的实际长度 T_i
3. 计算偏差：ΔT_i = T_i - T_ideal
4. 统计这些偏差的RMS值和峰峰值

周期抖动对时序分析影响很大。比如你的建立时间（setup time）要求是100ps，如果周期抖动有±50ps，那你的有效时序裕量就只剩一半了。

我建议：在做静态时序分析（STA）时，不要把周期抖动当成一个固定值。要分场景：低频时钟的周期抖动往往比高频时钟大，因为低频时钟的PLL环路带宽更窄，对低频噪声更敏感。

周期间抖动，看的是相邻两个周期之间的变化量。它反映的是时钟的“短期稳定性”。

定义：

C2C_jitter(n) = |T_n - T_(n-1)|

这个指标在DDR接口中特别重要。为什么？因为DDR的读写操作是连续进行的，如果相邻两个周期变化太大，数据采样点就会飘移，导致误码。

我曾经踩过的坑：有一次调试DDR3，系统偶尔报错，但频率很低。用示波器看周期抖动，指标完全合格。后来换成周期间抖动测量，发现相邻周期之间偶尔会跳变20ps以上。查了半天，原来是电源平面上的一个去耦电容焊盘虚焊，导致高频噪声耦合进了PLL。换了个电容，问题解决。

长期抖动，也叫累积抖动（Accumulated Jitter）。它测量的是经过大量周期后，时钟边沿相对于理想位置的漂移量。

特点：

举个例子：一个10MHz的时钟，如果长期抖动是±1ns，那么经过1000个周期（100μs），时钟边沿可能已经漂移了1ns。如果你的系统中有一个计数器需要精确计时100μs，那这1ns的误差可能就决定了你的系统精度。

下面这张图，是我自己画的一个分类框架，方便你快速对照：

抖动类型	测量对象	典型值范围	主要关注场景
随机抖动 (RJ)	单个边沿	0.1~10 ps RMS	高速串行链路、PLL设计
确定性抖动 (DJ)	单个边沿	1~100 ps pk-pk	信号完整性、电源完整性
周期抖动	单个周期	1~50 ps RMS	同步时序分析、建立/保持时间
周期间抖动	相邻周期	0.5~20 ps RMS	DDR接口、ADC采样时钟
长期抖动	多个周期	10~1000 ps pk-pk	同步系统、计数器、时间戳

重要提醒：不同标准对抖动的定义和测量方法可能完全不同。比如JEDEC和IEEE对“周期抖动”的统计方式就有差异。你在看数据手册时，一定要看清楚它用的是哪种测量方法、测量窗口多大。我见过有人拿A公司的RMS周期抖动去对比B公司的峰峰值周期间抖动，这完全是在关公战秦琼。

好了，抖动的分类就讲到这里。每种抖动都有自己的“脾气”，摸透了它们，你才能在设计中有针对性地去抑制。下一节咱们聊聊抖动的测量方法——怎么用示波器和频谱仪把这些“隐形杀手”揪出来。