第2章 FPGA基础与开发环境

FPGA基础与开发环境

大家好，我是你们的FPGA讲师。今天咱们聊聊FPGA的“内脏”——也就是它的内部结构。很多初学者一上来就写代码，结果出了问题根本不知道芯片里发生了什么。我当年也犯过这毛病，后来被一个时序问题折磨了三天，才老老实实回去啃架构手册。

说白了，FPGA就是一块可以反复编程的“万能积木”。你想想看，CPU的指令是固定的，GPU的管线也是固定的。但FPGA不一样，你可以把电路画在芯片上，不满意就擦掉重来。这种灵活性，靠的就是下面这几个核心部件。

FPGA内部结构：五虎上将

FPGA内部主要由五类资源组成。我习惯把它们叫做“五虎上将”：

LUT（查找表）：实现逻辑运算的最小单元。本质上是一个小RAM，输入地址，输出结果。
FF（触发器）：存储一位数据，构成时序逻辑的基础。
BRAM（块RAM）：片上存储资源，用来存数据、做FIFO、缓存。
DSP（数字信号处理单元）：专门做乘加运算的硬核，加速卷积、滤波。
IO（输入输出）：芯片与外界通信的接口，支持各种电平标准。

核心理解：LUT负责“算”，FF负责“存”，BRAM负责“大容量存”，DSP负责“高速算”，IO负责“传”。这五个东西组合起来，就能搭出任意数字电路。

我在项目中遇到过一个问题：明明逻辑功能仿真都对了，上板子就是跑不起来。后来发现是LUT和FF的布局太分散，导致走线延迟过大。嗯，这里要注意——资源够用不代表性能够用，布局布线同样重要。

主流FPGA厂商：Xilinx与Intel

目前市场上两大巨头：Xilinx（现在叫AMD Xilinx）和Intel（原Altera）。

我个人习惯用Xilinx的器件，因为它的Vivado工具链在深度学习加速方面生态更成熟。但Intel的Quartus在低成本、低功耗场景下也有优势。你想想看，选哪家其实取决于项目需求：

对比项	Xilinx (AMD)	Intel (Altera)
代表器件	Artix、Kintex、Virtex	Cyclone、Arria、Stratix
开发工具	Vivado / Vitis	Quartus Prime
深度学习生态	DPU、Vitis AI	OpenVINO、FPGA AI Suite
开源工具支持	Yosys + nextpnr	相对较少

我的建议：如果你是入门学习，选Xilinx的Artix-7或者Zynq系列。资料多、社区活跃，遇到问题容易找到答案。

Vivado/Vitis开发流程

开发FPGA，说白了就是三步走：设计输入 → 综合实现 → 下载调试。但每一步都有坑。

我曾经犯过一个低级错误：写完了RTL代码，直接点“Generate Bitstream”，结果等了两个小时报错。后来才学会先做语法检查、再跑行为仿真、最后才做综合。流程应该是这样的：

设计输入：用Verilog/VHDL写代码，或者用Block Design画框图。
行为仿真：验证逻辑功能是否正确。这一步很快，一定要跑。
综合：把RTL代码转换成门级网表。这里会报告资源使用量。
实现：包括布局、布线。这一步最耗时，也是时序问题的重灾区。
时序仿真：带上走线延迟的仿真。嗯，这一步很多人跳过，但我不建议。
生成比特流：下载到FPGA里运行。

避坑指南：我曾经在综合后直接下载，结果板子没反应。查了半天发现是约束文件没写对。记住——时序约束（XDC/SDC）一定要在综合前写好，不然后面改起来很痛苦。

硬件描述语言：Verilog与VHDL

写FPGA用什么语言？目前主流是Verilog，军工和欧洲项目喜欢VHDL。我个人更推荐Verilog，因为语法简洁，和C语言风格接近，上手快。

来看一个最简单的例子——D触发器：

// Verilog版本
module dff (
    input  clk,
    input  rst_n,
    input  d,
    output reg q
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= 1'b0;
        else
            q <= d;
    end
endmodule

同样的功能用VHDL写：

-- VHDL版本
entity dff is
    port (
        clk   : in  std_logic;
        rst_n : in  std_logic;
        d     : in  std_logic;
        q     : out std_logic
    );
end dff;

architecture behavioral of dff is
begin
    process(clk, rst_n)
    begin
        if rst_n = '0' then
            q <= '0';
        elsif rising_edge(clk) then
            q <= d;
        end if;
    end process;
end behavioral;

你发现没有？Verilog更紧凑，VHDL更啰嗦但更严谨。我刚开始学的时候也觉得VHDL麻烦，但后来做大型项目时发现，VHDL的类型检查确实能提前发现很多bug。不过对于深度学习加速器设计，Verilog是绝对的主流。

学习建议：先学Verilog，能快速上手做项目。等有经验了再补VHDL，看懂别人的代码就行。

本章知识体系

下面这张图是我自己画的，把FPGA的核心知识点串起来了。你看一眼就能明白各个部件之间的关系：

这张图把FPGA的五个核心部件和开发流程串在了一起。你仔细看——LUT和FF是基础，BRAM和DSP是加速关键，IO是桥梁。开发流程则是把这些资源用起来的步骤。

好了，这一章的内容就到这里。记住一句话：FPGA设计不是写软件，而是画电路。理解硬件结构，比背语法重要得多。

📚 课程目录

FPGA基础与开发环境

FPGA内部结构：五虎上将

主流FPGA厂商：Xilinx与Intel

Vivado/Vitis开发流程

硬件描述语言：Verilog与VHDL

本章知识体系