4. 时序约束基础：创建时钟、输入输出延迟约束，时序分析入门

各位同学，欢迎来到第四讲。

说实话，时序约束是很多FPGA工程师的“拦路虎”。我刚入行那会儿，也觉得这东西玄乎得很——明明代码仿真都对了，一上板子就跑飞。后来我才明白，仿真通过只代表逻辑正确，时序约束才是保证硬件能稳定工作的“法律条文”。

这一讲，我们就来聊聊时序约束的三大基本功：创建时钟、输入输出延迟约束，以及如何看懂时序分析报告。说白了，就是教会你怎么跟工具“对话”，告诉它你的设计到底要跑多快。

4.1 为什么要有时序约束？

你想想看，FPGA里的逻辑门和走线都是有延迟的。信号从A点传到B点，需要时间。如果这个时间太长，超过了时钟周期，那下一个时钟沿采到的数据就是错的——这就是我们常说的“时序违规”。

时序约束的作用，就是明确告诉工具：哪些路径是关键路径，允许的最大延迟是多少。工具会根据这些约束去优化布局布线，尽量满足你的要求。

我在项目中遇到过最惨的一次：一个视频处理模块，仿真跑得飞起，结果上板后图像时不时花屏。查了三天，最后发现是时钟约束没写对，工具把一条关键路径优化错了方向。从那以后，我写约束比写代码还认真。

4.2 创建时钟——时序约束的基石

时钟是时序逻辑的“心跳”。所有时序分析，都围绕时钟展开。创建时钟的语法很简单，但细节很多。

4.2.1 主时钟（Primary Clock）

主时钟通常来自芯片外部，比如晶振、PLL输出。我们用 create_clock 命令来定义它。

# 创建一个50MHz的时钟，占空比50%
create_clock -name sys_clk -period 20.000 [get_ports clk_in]

# 创建一个100MHz的时钟，占空比60%
create_clock -name ddr_clk -period 10.000 -waveform {0 6} [get_ports ddr_clk_p]

参数说明：

• -name：给时钟起个名字，方便后续引用。我个人习惯用模块名+_clk的格式。
• -period：时钟周期，单位ns。50MHz就是20ns，100MHz就是10ns。
• -waveform：定义时钟波形，默认是50%占空比。格式是 {上升沿时间 下降沿时间}。
• [get_ports ...]：指定时钟从哪个管脚进入FPGA。

4.2.2 生成时钟（Generated Clock）

生成时钟是由主时钟分频、倍频或相移得到的。比如PLL的输出、内部计数器分频的时钟。我们用 create_generated_clock 来定义。

# 假设PLL输出了一个200MHz的时钟，连接到 clk_pll 网络
create_generated_clock -name pll_out_clk \
  -source [get_ports clk_in] \
  -divide_by 4 \
  -multiply_by 10 \
  [get_nets clk_pll]

# 或者更简单的写法（如果PLL已经定义了输出时钟）
create_generated_clock -name pll_out_clk \
  -source [get_pins pll_inst/CLKIN] \
  -divide_by 4 \
  -multiply_by 10 \
  [get_pins pll_inst/CLKOUT]

注意：生成时钟的 -source 必须是主时钟的源端（管脚或PLL输入），而不是生成时钟的输出端。这个坑我踩过——写错了source，工具会报“时钟未定义”的错误。

4.2.3 时钟组（Clock Groups）

当设计中有多个异步时钟域时，我们需要告诉工具：这些时钟之间不需要做时序分析。否则工具会去分析所有跨时钟域的路径，浪费大量时间，还可能产生假错误。

# 将 sys_clk 和 ddr_clk 设为异步时钟组
set_clock_groups -asynchronous \
  -group [get_clocks sys_clk] \
  -group [get_clocks ddr_clk]

嗯，这里要注意：只有真正异步的时钟才能设成异步组。如果两个时钟有确定的相位关系（比如同源PLL的不同输出），就不能用这个命令，否则会漏掉真正的时序问题。

4.3 输入输出延迟约束——让工具知道外面的世界

FPGA不是孤立工作的。它要跟外部芯片（比如ADC、DDR、CPU）通信。这些外部器件的时序参数，必须通过输入输出延迟约束告诉工具。

4.3.1 输入延迟（Input Delay）

输入延迟，指的是数据从外部器件发出，到FPGA管脚接收，这中间花了多少时间。说白了，就是外部器件的数据相对于时钟的偏移。

# 假设外部器件在时钟上升沿后2ns输出数据，数据有效窗口为4ns
# 那么最大输入延迟 = 2ns，最小输入延迟 = 2ns - 4ns = -2ns
set_input_delay -clock sys_clk -max 2.0 [get_ports data_in]
set_input_delay -clock sys_clk -min -2.0 [get_ports data_in]

为什么会有负的延迟？ 因为外部器件的数据可能比时钟沿提前到达。比如DDR接口，数据在时钟沿两边都有有效窗口。负延迟表示数据在时钟沿之前就有效了。

4.3.2 输出延迟（Output Delay）

输出延迟，指的是数据从FPGA管脚发出，到外部器件接收，这中间需要的时间。它决定了FPGA内部逻辑必须在什么时间之前把数据准备好。

# 假设外部器件需要在时钟上升沿前1ns建立数据，上升沿后0.5ns保持
# 那么最大输出延迟 = 时钟周期 - 1ns，最小输出延迟 = 0.5ns
set_output_delay -clock sys_clk -max 9.0 [get_ports data_out]  ;# 假设时钟周期10ns
set_output_delay -clock sys_clk -min 0.5 [get_ports data_out]

输出延迟的 -max 对应的是建立时间要求，-min 对应的是保持时间要求。这个逻辑跟输入延迟正好相反，别搞混了。

4.4 时序分析入门——看懂报告是关键

约束写好了，工具会进行静态时序分析（STA）。说白了，就是检查所有路径的延迟是否满足约束。我们最常看的是 建立时间（Setup） 和 保持时间（Hold） 报告。

4.4.1 建立时间分析

建立时间检查的是：数据在时钟沿到达之前，必须稳定一段时间。如果数据到得太晚，就违规了。

报告里会显示：

• Slack（时序余量）：正数表示满足，负数表示违规。绝对值越大，问题越严重。
• Data Path（数据路径）：从起点到终点的所有延迟总和。
• Clock Path（时钟路径）：时钟从源端到触发器的延迟。

我一般先看 Worst Negative Slack（WNS），也就是最差的那条路径的余量。如果WNS是负数，说明设计有建立时间违规，必须优化。

4.4.2 保持时间分析

保持时间检查的是：数据在时钟沿到达之后，必须再稳定一段时间。如果数据变化太快（延迟太小），就违规了。

保持时间违规通常发生在：

• 路径太短（比如两个触发器挨得太近）
• 时钟偏斜太大

修复保持时间违规的方法：插入延迟（加buffer）、调整时钟偏斜。但说实话，保持时间违规在FPGA里比较少见，因为工具默认会尽量满足。如果真遇到了，多半是约束写错了。

4.4.3 如何阅读时序报告

以Vivado为例，时序报告会按路径分组显示。我建议你重点关注：

1. Setup路径：看WNS和TNS（Total Negative Slack，总负余量）。TNS太大说明问题很多。
2. Hold路径：看WHS（Worst Hold Slack）。一般只要WHS为正就行。
3. Pulse Width路径：检查时钟脉冲宽度是否满足要求。

4.5 本章知识体系

为了让你更直观地理解时序约束的流程，我画了一张图：

这张图展示了时序约束的完整流程：从三大约束出发，经过STA分析，最终输出时序报告。每一步都环环相扣，缺一不可。

4.6 实战建议

最后，给你几条实战建议：

1. 先写时钟约束：没有时钟，其他约束都无从谈起。这是第一步，也是最重要的一步。
2. 输入输出延迟要精确：不要随便估一个值。去查外部器件的datasheet，把建立时间、保持时间、输出延迟都搞清楚。
3. 学会看报告：不要只看“通过”或“不通过”。要能看懂哪条路径违规，为什么违规，怎么修。
4. 迭代优化：时序优化不是一蹴而就的。先跑一次，看报告，改约束或改代码，再跑一次。直到所有路径都满足。

好了，这一讲的内容就到这里。时序约束是个熟能生巧的活，多写、多跑、多看报告，慢慢就上手了。记住：约束写得好，上板没烦恼。

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