架构设计复盘：顶层模块划分原则、时钟域与复位策略设计、数据流与控制流分离设计

各位同学，咱们今天聊点实在的。

做FPGA项目，很多人一上来就写代码。结果呢？写到一半发现模块之间耦合太紧，改一个地方崩一片。或者时钟域没处理好，板子上跑起来全是亚稳态。我见过太多这样的案例了。

说白了，架构设计才是FPGA项目的灵魂。今天我就把这三块核心内容掰开揉碎了讲给你听。

一、顶层模块划分原则

顶层模块怎么切？我个人的习惯是：高内聚、低耦合。这六个字你记牢了，能省掉80%的后期返工。

我在项目中遇到过这样一个坑：有个同事把数据采集、滤波、存储全塞在一个模块里。结果要换滤波器算法，整个模块都得重写。你想想看，这得多痛苦？

正确的做法是这样的：

// 顶层模块划分示例
top_module (
  // 接口信号
);

// 子模块1：数据采集
data_acq u_data_acq (...);

// 子模块2：数字滤波
digital_filter u_filter (...);

// 子模块3：数据存储
data_storage u_storage (...);

// 子模块4：控制逻辑
ctrl_logic u_ctrl (...);

每个模块的接口信号控制在10根以内。超过这个数，你就得反思是不是划分粒度太粗了。

二、时钟域与复位策略设计

时钟域处理不好，板子跑起来就是玄学。有时候正常，有时候死机，你查都查不到原因。

我建议你记住一句话：跨时钟域的信号，必须同步处理。没有例外。

常用的跨时钟域处理方法：

场景	推荐方案	注意事项
单bit信号	两级同步器	慢时钟域到快时钟域没问题，反之要加展宽
多bit数据	异步FIFO	深度至少为2的幂次，格雷码指针
控制信号	握手协议	req/ack机制，确保数据稳定

复位策略呢？我个人偏好异步复位、同步释放。为什么？

纯异步复位容易受毛刺影响，纯同步复位又需要时钟存在才能复位。异步复位同步释放，两者优点都占了。

// 异步复位同步释放示例
always @(posedge clk or negedge rst_n) begin
  if (!rst_n) begin
    rst_sync1 <= 1'b0;
    rst_sync2 <= 1'b0;
  end else begin
    rst_sync1 <= 1'b1;
    rst_sync2 <= rst_sync1;
  end
end

assign rst_sync = rst_sync2;

三、数据流与控制流分离设计

这个理念，说白了就是把"做什么"和"怎么做"分开。

数据流负责搬运和处理数据，控制流负责调度和决策。两者混在一起，代码就像意大利面条，理都理不清。

我画了一张图，帮你理解这个架构：

你看这张图，控制流在左边，数据流在右边。它们之间只有控制信号、配置参数和状态反馈在交互。数据不会直接跑到控制流里去，控制逻辑也不会直接操作数据。

这样做的好处是什么？

• 调试方便：数据出问题了，查数据流；控制出问题了，查控制流。互不干扰。
• 复用性强：换个控制策略，数据流模块不用动。换个数据格式，控制流模块不用改。
• 时序收敛快：数据流通常是组合逻辑或流水线，控制流是状态机。分开后，综合工具更容易优化。

嗯，今天就先聊到这儿。这三块内容，你吃透了，FPGA架构设计这块基本就稳了。剩下的，就是多练、多踩坑、多总结。