4、硬件描述语言选型：Verilog vs VHDL vs SystemVerilog，我为什么推荐Verilog入门，语言基础语法速览

说实话，每次有新人问我「学哪种硬件描述语言好」，我都能感受到那种选择困难症。毕竟市面上摆着 Verilog、VHDL、SystemVerilog 三座大山，看着就头大。我自己入行那会儿也纠结过，后来踩了不少坑，才慢慢摸清门道。

今天我就把这几年的经验摊开来讲。咱们不搞虚的，直接说人话。

三大语言的江湖地位

先看看它们各自是什么来头：

你可能会问：「那到底选哪个？」嗯，别急，咱们一个一个拆开看。

VHDL：严谨但啰嗦

VHDL 是 Ada 语言的亲戚，设计思路非常「学院派」。它强调类型安全，变量声明必须清清楚楚，连一个信号是「std_logic」还是「bit」都不能搞混。

我在一个军工项目里用过 VHDL，那感觉就像穿了一身铠甲——安全是安全，但动起来真费劲。写一个简单的计数器，VHDL 要写 entity、architecture、signal 声明……光框架代码就占了大半屏。

entity counter is
    port (
        clk   : in std_logic;
        rst   : in std_logic;
        count : out std_logic_vector(3 downto 0)
    );
end entity;

architecture rtl of counter is
    signal cnt_reg : std_logic_vector(3 downto 0) := (others => '0');
begin
    process(clk, rst)
    begin
        if rst = '1' then
            cnt_reg <= (others => '0');
        elsif rising_edge(clk) then
            cnt_reg <= cnt_reg + 1;
        end if;
    end process;
    count <= cnt_reg;
end architecture;

你看，一个简单的 4 位计数器，VHDL 要写将近 20 行。而且关键字全是英文大写，看着就累。

SystemVerilog：功能强大但容易迷失

SystemVerilog 是 Verilog 的超集，说白了就是在 Verilog 基础上加了面向对象、断言、随机化等高级功能。它主要用在芯片验证领域，做 UVM（通用验证方法学）的时候几乎是标配。

但是！对于刚入门的同学来说，SystemVerilog 的「功能太多」反而是个坑。你想想看，你连 always 块和 assign 语句都没搞明白，突然看到 interface、class、constraint 这些概念，不懵才怪。

我曾经带过一个实习生，上来就学 SystemVerilog，结果写了三个月，连最基本的组合逻辑都描述不清楚。后来我让他先学 Verilog，两周就上手了。

Verilog：为什么我推荐它入门

说白了，Verilog 就是硬件描述语言里的「普通话」。它语法简洁，风格接近 C 语言，上手快，而且几乎所有 FPGA 工具都支持。

我个人的习惯是：新人来了，先学 Verilog。原因有三：

1. 语法简单——模块、端口、assign、always，四个核心概念就能写出 90% 的代码。
2. 资料多——网上随便一搜，Verilog 的教程、例程、论坛帖子铺天盖地。
3. 就业面广——国内 90% 以上的 FPGA 岗位都要求 Verilog，VHDL 反而成了小众。

我记得有一次面试，对方直接说：「我们不看你会不会 VHDL，只要 Verilog 写得好，工资好谈。」你看，市场已经帮你做了选择。

Verilog 基础语法速览

好，既然决定学 Verilog，咱们就快速过一遍它的核心语法。别怕，真的不多。

1. 模块结构

Verilog 的基本单元是 module，相当于一个黑盒子。你定义它的输入输出，然后在里面写逻辑。

module led_blink (
    input  wire clk,      // 时钟输入
    input  wire rst_n,    // 复位，低有效
    output reg  led       // LED 输出
);

// 内部信号
reg [23:0] cnt;

// 计数器逻辑
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        cnt <= 24'd0;
    else
        cnt <= cnt + 1'b1;
end

// LED 输出
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        led <= 1'b0;
    else if (cnt == 24'd10_000_000)
        led <= ~led;
end

endmodule

你看，一个 LED 闪烁的模块，核心代码就十几行。是不是比 VHDL 清爽多了？

2. 数据类型

Verilog 里最常用的数据类型就两个：wire 和 reg。

• wire：连线类型，用于组合逻辑。比如 assign a = b & c; 里的 a 就是 wire。
• reg：寄存器类型，用于时序逻辑。比如 always 块里赋值的变量，一般声明为 reg。

3. 运算符

Verilog 的运算符和 C 语言几乎一样：

嗯，这里要注意：Verilog 的位宽是显式声明的。比如 wire [7:0] data 表示 8 位宽的数据线。如果你不声明位宽，默认是 1 位，很容易出 bug。

4. 常用结构

Verilog 里最核心的两个结构就是 assign 和 always。

• assign：连续赋值，用于组合逻辑。比如 assign sum = a + b;，只要 a 或 b 变了，sum 立刻更新。
• always：过程赋值，用于时序逻辑或复杂组合逻辑。比如 always @(posedge clk) 表示在时钟上升沿触发。

知识体系图

下面这张图帮你理清 Verilog 的核心知识脉络：

总结一下

选语言这件事，说白了就是选工具。VHDL 像瑞士军刀，功能全但重；SystemVerilog 像工具箱，什么都有但容易挑花眼；Verilog 像一把好用的螺丝刀，简单直接，能解决 80% 的问题。

我个人建议：先用 Verilog 入门，把基础打牢。等你写了几万行代码，对硬件有了感觉，再回头看看 VHDL 和 SystemVerilog，那时候你会发现，它们其实也没那么难。