第1章 Lattice FPGA时钟架构概览

1. Lattice FPGA时钟架构概览：全局时钟网络、区域时钟、高速时钟与PLL/DLL的基本概念

各位同学，咱们今天聊聊Lattice FPGA的时钟架构。说实话，时钟这东西在FPGA设计里就像人的心跳——它不乱，整个系统才能稳。我刚开始接触Lattice器件时，也被它那套时钟网络搞得有点晕，后来摸透了才发现，其实就那么几块东西。

全局时钟网络，说白了就是FPGA内部最宽、最直、延迟最小的那条时钟通路。它能把时钟信号从芯片的一个角落，几乎无差别地送到每一个触发器的时钟端。

在Lattice的器件里，全局时钟网络通常有8到16条。我习惯叫它们“硬连线”——因为走的是专用布线资源，不经过普通的逻辑单元。你想想看，普通逻辑走线要经过一堆LUT和MUX，延迟能一样吗？

关键特性：

我在项目中遇到过一件事：有个同事把时钟信号当普通信号走，结果时序怎么都收敛不了。我过去一看，告诉他“你走全局时钟网络试试”，改完立马通过。嗯，这就是全局时钟网络的威力。

区域时钟，你可以把它理解成“局部主干道”。FPGA被划分成若干个时钟区域，每个区域有自己的时钟资源。全局时钟网络可以跨区域，但区域时钟只能在本区域内工作。

为什么会这样？因为区域时钟是从附近的PLL或者输入引脚直接引过来的，它没有经过全局缓冲器。好处是延迟更短，坏处是覆盖范围有限。

我个人习惯这样用：

小技巧：在Lattice Diamond或Radiant软件里，你可以通过“Clock Region Viewer”查看每个区域覆盖了哪些逻辑资源。我每次布局前都会看一眼，避免把区域时钟驱动的逻辑放到了区域外面。

高速时钟，这是Lattice近几代器件才有的东西。它专门为DDR、SERDES这类高速接口服务。频率动不动就上GHz，普通的全局时钟网络根本扛不住。

我记得第一次用Lattice ECP5做DDR3接口时，发现高速时钟网络和普通时钟网络是分开的。当时我还纳闷：为什么DDR的时钟不走全局网络？后来查手册才知道，高速时钟网络用的是CML（电流模式逻辑）电平，延迟和抖动都控制得更好。

高速时钟的几个特点：

注意：高速时钟网络不能驱动普通逻辑。如果你把高速时钟接到一个普通触发器的时钟端，工具会报错。我曾经犯过这个错，折腾了半天才发现是时钟域搞混了。

PLL（锁相环）和DLL（延迟锁定环），这两个东西是时钟管理的核心。它们能做的事情很多：倍频、分频、移相、去抖。

PLL的工作原理：

PLL内部有一个压控振荡器（VCO），通过反馈环路锁定输入时钟的相位。锁定后，VCO的输出频率就是输入频率的整数倍。然后通过分频器得到你需要的各种频率。

我举个例子：输入50MHz，PLL内部VCO可以跑到400MHz，然后分频得到100MHz、200MHz、50MHz……你想怎么配就怎么配。

DLL的工作原理：

DLL不产生新频率，它只调整延迟。通过一串延迟单元，让输出时钟相对于输入时钟产生精确的相位偏移。比如你要90度、180度、270度的相移，DLL就能干这个。

我个人习惯：

避坑指南：我曾经在一个项目里，用PLL生成了三个不同频率的时钟，结果发现它们之间相位关系不稳定。后来查资料才知道，PLL的不同输出之间没有固定的相位关系。如果你需要同步，得用同一个PLL的同一个输出，再通过逻辑分频。

下面这张图是我画的Lattice FPGA时钟架构概览。你可以看到时钟信号从输入引脚进来，经过PLL/DLL处理，然后分配到全局、区域或高速时钟网络，最后到达各个逻辑模块。

Lattice的时钟架构，说白了就是三层结构：

你想想看，设计一个复杂的FPGA系统，时钟规划往往是第一步。我见过太多项目，因为时钟没规划好，后面改得死去活来。所以我的建议是：动手之前，先把时钟树画清楚。

个人经验：我一般会在项目初期花半天时间，专门画时钟树图。哪个时钟走哪条网络，用哪个PLL，分频比是多少，全部标清楚。这样后面写代码、做约束、跑时序，心里都有底。

好了，这一章就到这里。时钟架构是基础，但也是关键。你把它吃透了，后面的分频设计、时钟域同步、时序约束，都会轻松很多。

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