1. PCIe基础回顾：从Gen1到Gen6的演进与关键速率变化

做信号完整性这些年，我经常被问到同一个问题：“PCIe到底是怎么一步步变快的？”说实话，每次回顾这段历史，我自己都觉得挺震撼的。从最早的2.5GT/s到现在的64GT/s，二十多年翻了25倍多。今天我就带大家捋一捋这条演进路线。

1.1 为什么PCIe能成为总线之王？

在聊具体速率之前，我想先说说PCIe的核心思想。你想想看，早期的PCI总线是并行的，32根数据线一起跑。频率一高，信号之间互相干扰，根本跑不快。PCIe聪明在哪？它改成了串行差分对，用一对差分线来传数据。

说白了，就是“少生孩子多种树”。一根lane虽然一次只传1bit，但频率可以拉得极高。而且可以多条lane捆绑，x1、x4、x8、x16，灵活得很。我在项目中遇到过客户纠结到底用x4还是x8，其实关键看你的带宽需求，别盲目堆lane数。

1.2 Gen1到Gen3：奠定基础的黄金时代

PCIe 1.0在2003年推出，速率2.5GT/s。那时候我刚入行，记得第一次调试PCIe眼图，示波器上那个眼睛又大又圆，心里还挺美。单条lane带宽约250MB/s，x16就是4GB/s，在当时已经相当够用了。

到了Gen2（2007年），速率翻倍到5GT/s。编码方式没变，还是8b/10b，所以有效带宽也翻倍。这里有个坑——很多人以为速率翻倍，信号质量会变差一半。其实不然，Gen2对抖动的要求更严格了，总抖动从Gen1的0.4UI降到了0.3UI。

代际	速率(GT/s)	编码方式	有效带宽(x1)	推出年份
Gen1	2.5	8b/10b	250 MB/s	2003
Gen2	5.0	8b/10b	500 MB/s	2007
Gen3	8.0	128b/130b	~985 MB/s	2010
Gen4	16.0	128b/130b	~1.97 GB/s	2017
Gen5	32.0	128b/130b	~3.94 GB/s	2019
Gen6	64.0	1b/1b (PAM4)	~7.88 GB/s	2022

Gen3是个分水岭。2010年推出的Gen3速率8GT/s，编码从8b/10b换成了128b/130b。为什么？因为8b/10b有20%的开销，128b/130b只有约1.5%。效率一下子提上来了。嗯，这里要注意，Gen3的均衡技术也变了，引入了CTLE和DFE，信号处理复杂度上了一个台阶。

1.3 Gen4到Gen5：速率翻倍的挑战

Gen4在2017年推出，速率16GT/s。相比Gen3又翻了一倍。这时候信号完整性的压力就大了。我做过一个Gen4的Switch设计，板级走线损耗控制非常关键。FR4材料在8GHz时损耗已经很大了，必须用低损耗材料。

Gen5（32GT/s）更是把频率推到了16GHz。说实话，到这个级别，普通的PCB材料已经扛不住了。我记得有一次调试Gen5的预加重参数，示波器上波形像一团乱麻。后来发现是过孔残桩太长，谐振频率刚好落在16GHz附近。

1.4 Gen6：PAM4时代的到来

Gen6（2022年）是个大变革。速率64GT/s，但不再用NRZ编码，而是改用PAM4。PAM4用4个电平来传2bit信息，相当于在同样的频率下带宽翻倍。但代价是什么？信噪比变差了。

NRZ只有两个电平，眼睛一睁一闭，清晰明了。PAM4有四个电平，三个眼睛叠在一起，每个眼睛的高度只有NRZ的三分之一。这意味着对噪声和抖动的容忍度大幅下降。

// NRZ vs PAM4 简单对比
NRZ:  电平0和1，每个UI传1bit，眼高 = Vswing
PAM4: 电平-3,-1,+1,+3，每个UI传2bit，眼高 = Vswing/3

我刚开始接触PAM4时，心里直打鼓。三个眼睛叠在一起，怎么保证每个眼睛都合格？后来发现，关键是发射端的线性度和接收端的ADC精度。Gen6的接收端不再是比较器，而是高速ADC加数字信号处理。

1.5 关键速率变化总结

从Gen1到Gen6，速率从2.5GT/s涨到64GT/s，涨了25.6倍。但背后的代价是巨大的——更复杂的均衡、更精密的PCB材料、更先进的封装技术。

• Gen1-Gen2: 简单均衡，普通FR4可用
• Gen3: 引入CTLE+DFE，编码效率提升
• Gen4-Gen5: 低损耗材料成为必需，过孔设计要小心
• Gen6: PAM4时代，ADC+DSP成为标配

这张图把六代PCIe的关键节点都标出来了。你可以看到，从Gen1到Gen5，速率沿着一条平滑的曲线往上走。到了Gen6，突然跳到了PAM4，这是一个质变。我个人觉得，Gen6之后的下一个挑战，可能就是光电融合了。