第3章数字电路基础补强

3. 数字电路基础补强：组合逻辑与时序逻辑、时钟与复位、建立时间与保持时间

各位同学，咱们今天聊点硬核的。做硬件加速，说白了就是在跟数字电路打交道。你写的那几行Verilog代码，最终都会变成一堆门电路和触发器。如果这些基础概念没吃透，后面做加速器设计，很容易踩坑。

我个人习惯，在讲任何加速架构之前，先把这三块基石夯实：逻辑类型、时钟复位、时序约束。这三样东西，决定了你的芯片能不能稳定跑起来。

3.1 组合逻辑与时序逻辑

先问大家一个问题：你写了一个 assign c = a & b;，这叫什么？组合逻辑。那 always @(posedge clk) q <= d; 呢？时序逻辑。

组合逻辑，说白了就是一堆门电路连在一起。输入一变，输出立马跟着变，没有记忆能力。你想想看，加法器、多路选择器、译码器，这些都是组合逻辑。我在项目中遇到过最头疼的事，就是组合逻辑链太长，导致时序收敛不了。

时序逻辑就不一样了。它靠时钟驱动，能记住之前的状态。触发器（Flip-Flop）是它的核心元件。每个时钟沿，它把输入锁存住，然后输出保持到下一个时钟沿。

核心区别一句话：组合逻辑没有状态，时序逻辑有状态。硬件加速里，流水线就是靠时序逻辑把组合逻辑切开的。

举个例子，一个简单的累加器：

// 组合逻辑实现（不推荐，会出大问题）
assign sum = a + b;

// 时序逻辑实现（正确做法）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        sum <= 0;
    else
        sum <= sum + a + b;
end

看到区别了吗？组合逻辑那个，如果 a 和 b 在变化，sum 会跟着乱跳。时序逻辑那个，只在时钟沿更新，稳定多了。

我的经验：做加速器设计时，我习惯把关键路径上的组合逻辑用流水线寄存器切开。每切一级，频率就能往上提一截。但代价是延迟增加了，这就是典型的「面积换速度」。

3.2 时钟与复位

时钟是什么？芯片的心跳。没有时钟，时序逻辑就成了一堆废铁。我见过不少新手，时钟没处理好，整个系统跑起来跟抽风一样。

时钟有几个关键参数：频率、占空比、抖动（Jitter）、偏移（Skew）。频率决定了你能跑多快，抖动和偏移决定了你能不能稳定跑。

参数	含义	影响
频率	时钟每秒翻转次数	决定系统吞吐量
占空比	高电平时间占比	一般50%，DDR需要精确控制
抖动	时钟沿位置的随机变化	导致时序裕量减少
偏移	时钟到达不同触发器的时差	可能导致建立/保持时间违例

复位呢？就是让所有触发器回到一个已知的初始状态。我刚开始做设计时，觉得复位随便写写就行。直到有一次，芯片上电后某些寄存器状态不确定，导致控制逻辑乱跳……嗯，从那以后我再也不敢轻视复位了。

复位有两种常见方式：

同步复位：复位信号只在时钟沿有效。好处是抗干扰强，坏处是复位脉冲宽度必须大于一个时钟周期。
异步复位：复位信号不依赖时钟，立刻生效。好处是响应快，坏处是容易受毛刺影响。

注意：我曾经在一个项目中混用了同步复位和异步复位，结果复位释放时出现了亚稳态。后来统一改成「异步复位、同步释放」的策略，问题才解决。这个做法推荐给大家。

「异步复位、同步释放」的代码模板：

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        rst_sync1 <= 1'b0;
        rst_sync2 <= 1'b0;
    end else begin
        rst_sync1 <= 1'b1;
        rst_sync2 <= rst_sync1;
    end
end

// 用 rst_sync2 作为全局复位

3.3 建立时间与保持时间

这是数字电路里最容易被忽视，但后果最严重的两个概念。说白了，它们决定了你的芯片能不能在目标频率下稳定工作。

建立时间（Setup Time）：在时钟沿到来之前，数据必须提前稳定下来的最短时间。

保持时间（Hold Time）：在时钟沿到来之后，数据必须继续保持稳定的最短时间。

为什么会这样？因为触发器内部需要时间来完成数据锁存。数据来得太晚（建立时间违例），或者变得太快（保持时间违例），触发器都可能锁到错误的值。

一句话总结：建立时间看路径延迟，保持时间看时钟偏移。建立时间违例可以降频解决，保持时间违例只能改设计。

我给大家画个时序图，方便理解：

时钟沿
   |
   v
   ________         ________
__|        |_______|        |______
   <-建立时间-><-保持时间->
   |_________|
   数据必须在
   这个窗口内稳定

静态时序分析（STA）就是检查这些约束的工具。我在做加速器时，每次综合后第一件事就是跑STA。看到「Setup Violation」或者「Hold Violation」，心里就咯噔一下。

解决建立时间违例的常用方法：

插入流水线寄存器，缩短组合逻辑路径
优化逻辑级数，减少门延迟
降低时钟频率（下下策）

解决保持时间违例的常用方法：

在短路径上插入缓冲器（Buffer），增加延迟
调整时钟树，减少偏移

避坑指南：我曾经设计一个高速接口，综合后保持时间违例一大堆。查了半天，发现是时钟树综合没做好，时钟到达两个触发器的时差太大。后来在短路径上手动插了几级Buffer，问题就解决了。记住：保持时间违例比建立时间违例更难修，因为它跟频率无关。

最后，给大家一个实用的检查清单：

所有时序逻辑是否都有明确的时钟和复位？
跨时钟域的信号是否做了同步处理？
关键路径的建立时间裕量是否足够？
短路径的保持时间是否满足？
复位释放时是否存在亚稳态风险？

嗯，这一章的内容就到这里。基础打牢了，后面讲流水线、并行加速、存储架构时，你才能跟得上。记住：硬件加速不是靠堆逻辑，而是靠对时序的精准把控。

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📚 课程目录

3. 数字电路基础补强：组合逻辑与时序逻辑、时钟与复位、建立时间与保持时间

3.1 组合逻辑与时序逻辑

3.2 时钟与复位

3.3 建立时间与保持时间