1. 串行收发器概述：什么是高速串行收发器？为什么需要它？与传统并行接口的对比

各位同学，咱们今天聊聊高速串行收发器。说实话，这玩意儿在FPGA设计里，已经成了标配。你随便拿一块中高端的FPGA，里面肯定有它。我最早接触这东西，还是在做视频传输项目的时候。那时候并行接口跑不动了，才被迫去研究它。结果一用上，就再也回不去了。

1.1 什么是高速串行收发器？

高速串行收发器，英文叫SerDes（Serializer/Deserializer）。说白了，就是一对芯片内部的硬核电路。它能把并行数据转成串行数据，通过一对差分线发出去；接收端再把串行数据转回并行数据。

嗯，这里要注意。它可不是简单的并串转换。它内部集成了PLL、CDR（时钟数据恢复）、均衡器、预加重、去加重这些电路。我习惯叫它“硬核”，因为它是芯片厂家做好的硬件模块，不是我们用逻辑代码拼出来的。

你想想看，一根线就能传几十Gbps的数据，这在十年前想都不敢想。我记得2010年那会儿，做10G光模块的项目，还得用专门的SerDes芯片。现在FPGA内部直接集成了，方便太多了。

1.2 为什么需要高速串行收发器？

这个问题，其实是个好问题。为什么非要搞这么复杂？直接用并行总线不行吗？

我直接说结论：瓶颈在物理层。

并行接口有几个硬伤：

1. 信号偏移（Skew）问题：并行数据每根线的长度不可能完全一致，速率一高，各bit到达时间就不一样了。我曾经调试过一个DDR3接口，跑到800MHz的时候，数据线和时钟线的skew已经让我抓狂了。
2. 串扰严重：并行线越多，线间串扰越厉害。你想想看，十几根线挤在一起，高频信号互相干扰，眼图能好看才怪。
3. 功耗和引脚数：并行接口需要大量IO引脚，功耗也高。现在芯片封装越来越小，引脚是稀缺资源。
4. 时钟频率上限：并行接口的时钟频率很难超过1GHz。再往上，PCB走线、过孔、连接器都成了瓶颈。

高速串行收发器怎么解决这些问题的？

• 差分信号传输，共模噪声抑制好
• 时钟内嵌，没有skew问题
• 通道数少，串扰小
• 速率高，单通道替代多路并行

我举个例子。以前做高清视频传输，用并行LVDS接口，需要24对线。换成串行收发器，4对线就搞定了。PCB布线轻松多了，信号质量还好。

1.3 与传统并行接口的对比

咱们直接上表格，一目了然。

对比项	并行接口	高速串行收发器
数据传输方式	多根线同时传输	单根或差分对串行传输
时钟方式	独立时钟线	时钟内嵌在数据中
信号偏移	严重，速率越高越明显	无skew问题
抗干扰能力	一般	强（差分信号）
引脚数量	多	少
最高速率	通常<1Gbps	可达几十Gbps
PCB布线难度	高（等长、阻抗控制）	相对简单
功耗	较高	相对较低（每比特）
典型应用	DDR内存、LCD接口	PCIe、SATA、以太网、光纤

看到这个表格，你应该明白了。并行接口不是不能用，而是有它的适用范围。低速、短距离、对成本敏感的场合，并行接口依然有优势。但一旦速率超过几个Gbps，或者传输距离超过几十厘米，串行收发器就是唯一的选择。

1.4 高速串行收发器的内部结构

咱们画个图，看看它里面到底有什么。

从图上你能看到，发送端和接收端是对称的。发送端把并行数据转成串行，加上预加重补偿信道损耗，最后通过差分驱动器发出去。接收端先做均衡恢复信号质量，然后用CDR从数据里恢复时钟，最后串并转换回并行数据。

这里有个关键点：CDR（时钟数据恢复）。它是个锁相环，能从数据流里提取出时钟。我刚开始用的时候，总觉得这玩意儿很玄学。后来调试多了才发现，CDR的环路带宽设置很关键。设宽了，抖动大；设窄了，锁定慢。得根据实际应用场景来调。

1.5 典型应用场景

高速串行收发器几乎无处不在。我列几个常见的：

• PCIe：电脑主板上的显卡、SSD，都用PCIe。它本质就是一组高速串行通道。
• SATA：硬盘接口，也是串行的。
• 以太网：从千兆到百G，全是串行收发器。
• 光纤通信：光模块里就是SerDes。
• 视频传输：HDMI、DisplayPort，都是串行。
• JESD204B：高速ADC/DAC的接口，现在也全面转向串行。

我最近做的一个项目，就是用FPGA的GTH收发器接JESD204B接口的ADC。采样率10Gbps，4个通道，总共40Gbps的数据量。如果用并行接口，光引脚就得几百个，根本不可能实现。

好了，这一章的内容就到这里。高速串行收发器不是什么神秘的东西，它就是解决高速数据传输问题的一个工程方案。后面的章节，我们会深入讲解它的配置、调试和优化方法。