物理验证概述：从设计到流片的最后一道防线
大家好，我是老张。在芯片设计这行摸爬滚打了十几年，今天咱们聊聊物理验证。
物理验证是什么？说白了，就是检查你画出来的版图，能不能真的造出来。我见过太多设计师，逻辑仿真跑得飞起，一到流片就翻车。为什么？因为物理世界不讲道理啊。
什么是物理验证
物理验证，英文叫 Physical Verification。它检查的是版图层面的东西：
- 设计规则检查（DRC）：看看你的图形符不符合工艺厂的规则。比如线宽不能太细，间距不能太近。
- 版图与电路一致性检查（LVS）：你画的版图，跟你设计的电路图，是不是一回事？
- 天线效应检查（ERC）：这个我后面会细讲，是今天的重点。
嗯，这里要注意。物理验证不是可选项，是必选项。没有它，流片就是赌博。
核心观点：物理验证是连接设计与制造的桥梁。你的设计再完美，过不了物理验证，就是一张废纸。
物理验证在芯片设计流程中的位置
芯片设计流程，大致是这样的：
- 规格定义：要做什么芯片？
- 架构设计：怎么实现？
- RTL编码：写Verilog代码。
- 逻辑综合：把代码转成门级网表。
- 布局布线：把门摆好，连上线。
- 物理验证：检查版图。
- 流片：送厂制造。
你看，物理验证就在流片之前。它是最后一道防线。我有个朋友，做了一款AI芯片，前前后后忙了两年。结果物理验证没通过，天线效应违规。改版又花了三个月。你说亏不亏？
我的经验：物理验证最好在布局布线阶段就开始做。不要等到最后才跑。早发现问题，早解决。我曾经在一个项目里，提前做了DRC检查，发现了一个金属密度问题。要是等到最后才发现，整个版图都得重画。
华大九天物理验证工具Aether介绍
说到工具，华大九天的Aether，我用过不少年。说实话，国产工具能做到这个水平，不容易。
Aether主要做三件事：
- DRC检查：支持主流工艺厂的规则文件。我习惯把规则文件分成几类，方便管理。
- LVS检查：能处理几千万门的电路。速度还不错。
- 天线效应检查：这个是我今天要重点讲的。
为什么单独讲天线效应？因为它在先进工艺里越来越严重。我记得28nm以下，天线效应几乎成了必查项。
避坑指南：我曾经遇到过一个案例，设计师觉得天线效应检查可以跳过。结果流片回来，芯片的IO接口全坏了。后来一查，就是天线效应导致的栅氧化层击穿。从那以后，我再也不敢跳过天线效应检查了。
下面这张图，是我整理的物理验证知识体系。你看看，心里有个数。
这张图把物理验证的三个核心分支都列出来了。DRC管的是物理规则，LVS管的是逻辑一致性，天线效应管的是可靠性。三者缺一不可。
Aether工具的使用心得
用Aether做物理验证，我一般这么操作：
- 导入版图：支持GDSII和OASIS格式。我习惯用OASIS，文件小，加载快。
- 加载规则文件：工艺厂会提供。注意版本要匹配。
- 运行DRC：先跑一遍，看看有没有明显问题。
- 运行LVS：确保版图和电路一致。
- 运行天线效应检查：这个我会单独讲。
小技巧：在Aether里，你可以设置并行计算。多核CPU能大幅缩短验证时间。我一般开8个线程，效率提升很明显。
好了，物理验证的概述就讲到这里。下一节，我们会深入天线效应的原理和修复方法。到时候我会拿实际案例来拆解，保证你听完就能上手。