4、MOSFET并联均流特性（下）：米勒平台、驱动延迟与寄生参数
各位工程师朋友，咱们接着聊MOSFET并联均流。上一节我们讲了静态均流，也就是管子导通以后的事儿。这一节，咱们把目光聚焦在开关过程中——说白了，就是管子从关到开、从开到关那一瞬间，电流是怎么分配的。
我做过不少并联项目，坦白讲，动态不均流比静态不均流更隐蔽、更致命。静态不均流顶多让某个管子热点，动态不均流搞不好直接炸管。嗯，咱们一个一个来看。
4.1 米勒平台与驱动延迟
先说说米勒平台。MOSFET的栅极电荷特性曲线里，有一段平坦的区域，那就是米勒平台。为什么会有这个平台？因为栅极电压Vgs上升到阈值后，漏极电压Vds开始下降，栅漏电容Cgd（米勒电容）开始反向充电，驱动电流被“吸走”了。
你想想看，如果两个并联的MOSFET，它们的米勒平台电压不一样，会怎样？
举个例子：管子A的米勒平台是4.5V，管子B的是5.0V。驱动电压从0V往上爬，爬到4.5V时，A开始进入米勒平台，栅极电压暂时“卡住”了；而B还在继续充电，Vgs继续上升。结果就是——A先导通，B后导通。导通时间差可能只有几十纳秒，但电流冲击可不小。
我在项目中遇到过一批管子，同一批次、同一型号，米勒平台电压居然差了0.3V。上机一测，动态电流偏差超过30%。后来换了更严格的批次筛选，才把问题压下去。
4.2 栅极电阻对均流的影响
栅极电阻Rg，是咱们工程师手里为数不多的“可调参数”。它对均流的影响，我总结成一句话：Rg越大，动态均流越好，但开关损耗越大。
为什么会这样？
栅极电阻决定了栅极充电速度。Rg大了，充电电流小，Vgs上升变慢。这样一来，管子A和管子B之间的开通时间差，相对于整个开关时间来说占比就小了。说白了，就是“慢下来等一等”，让大家都跟上。
但代价也很明显——开关速度慢了，交叉损耗变大。我个人的习惯是：在保证均流的前提下，尽量选小一点的Rg。具体多大？得看你的电路寄生参数和开关频率。
| 栅极电阻Rg | 动态均流效果 | 开关损耗 | 适用场景 |
|---|---|---|---|
| 小（<10Ω） | 差 | 低 | 低频、低寄生电感 |
| 中（10~50Ω） | 中等 | 中等 | 通用设计 |
| 大（>50Ω） | 好 | 高 | 高频、寄生电感大 |
4.3 源极寄生电感L_s的负反馈作用
源极寄生电感L_s，这是个容易被忽略的角色。但它其实是个“天然均流器”。
怎么理解？当MOSFET导通时，漏极电流流过源极，在L_s上产生感应电压。这个电压的方向是——阻碍电流变化。也就是说，如果某个管子电流突然增大，L_s上的感应电压会拉低栅源电压Vgs，从而限制电流继续增大。
这就是负反馈。你想想看，这相当于每个管子自带了一个“电流限制器”。L_s越大，负反馈越强，均流效果越好。
但是！L_s不能太大。为什么？因为L_s也会增加开关损耗，而且会降低开关速度。我见过一个设计，为了均流故意在源极加小电感，结果开关损耗翻了一倍，得不偿失。
4.4 Kelvin连接的重要性
说到Kelvin连接，我得先讲一个我踩过的坑。
有一次，我做了一个大电流并联模块，4个MOSFET并联，驱动波形看着挺好，但一测电流，偏差大得离谱。查了两天，最后发现是驱动回路和功率回路共用了源极走线。
什么意思呢？驱动信号的地，和功率电流的回流路径，走了同一段铜皮。功率电流大，在铜皮上产生压降，这个压降叠加到驱动回路上，导致不同管子的实际Vgs不一样。
Kelvin连接，说白了就是把驱动回路和功率回路的地分开走。驱动信号的地，单独拉一根线回到驱动芯片的参考地，不跟功率电流走同一段路。这样，功率回路上的压降就不会干扰驱动信号。
我个人的习惯是：只要并联超过2个MOSFET，必须用Kelvin连接。哪怕多花点PCB面积，也值得。
- 驱动回路和功率回路的地，在MOSFET的源极处分开
- 驱动回路的地线，单独走回驱动芯片
- 功率回路的地线，走功率地平面
- 两个地只在源极处单点连接
4.5 知识体系总览
下面这张图，我把这一节的核心逻辑画出来了。你看一眼，就能明白各个因素之间的关系。
嗯，这一节的内容就到这里。动态均流比静态均流复杂得多，但抓住米勒平台、栅极电阻、源极电感和Kelvin连接这四个关键点，大部分问题都能解决。我曾经在一个项目中，光靠调整Rg和改用Kelvin连接，就把动态电流不平衡度从40%降到了8%。
记住一句话：动态均流，本质上是让每个管子“同时”开关。谁先开谁倒霉，谁后关谁倒霉。想办法让它们步调一致，问题就解决了一大半。