第3章漏感对LLC谐振频率的影响

3、漏感对LLC谐振频率的影响：谐振网络等效模型、频率偏移计算、实际案例

聊到LLC变换器，漏感这个参数，说它是「灵魂」一点不为过。我见过不少工程师，仿真时波形挺漂亮，一上实际板子，频率跑偏了，增益不够了，效率也掉了。问题出在哪？十有八九是漏感没搞对。

这一节，我们就来扒一扒漏感到底怎么影响谐振频率。我会从等效模型讲起，再给一个频率偏移的计算方法，最后用一个实际案例收尾。嗯，都是我在项目里踩过的坑。

先看一个典型的LLC半桥拓扑。谐振网络由三个元件组成：谐振电感Lr、谐振电容Cr、励磁电感Lm。理想情况下，谐振频率有两个：

但实际变压器里，漏感并不是一个独立的理想电感。它和励磁电感是耦合在一起的。你想想看，变压器的原边漏感，其实是磁通没有耦合到副边的那部分能量。所以，在等效模型中，漏感应该放在理想变压器的原边串联位置。

我个人习惯用下面的等效模型来分析：

实际LLC谐振网络等效模型（含漏感）

原边串联：Lr（包含变压器漏感Llk + 外置谐振电感Lr_ext）
并联支路：Lm（励磁电感）
串联支路：Cr（谐振电容）

这里有个关键点：变压器的漏感Llk，实际上就是Lr的一部分。如果你在仿真里把Lr设成外置电感的值，而忽略了变压器本身的漏感，那谐振频率就偏了。

我曾经在一个300W的LLC项目中，仿真时效率96%，样机一测只有91%。查了半天，发现变压器漏感实测是8μH，而我仿真里只用了外置的15μH谐振电感，实际Lr是23μH。频率从100kHz掉到了85kHz，整个工作点都变了。

小技巧： 仿真时，建议把变压器漏感单独提取出来，加到Lr里。不要把它藏在耦合系数里，否则频率计算容易出错。

漏感变化，谐振频率怎么偏移？我们直接上公式。

设设计目标频率为fr1_design，实际频率为fr1_actual：

fr1_design = 1 / (2π√(Lr_design · Cr))
fr1_actual = 1 / (2π√((Lr_design + ΔLlk) · Cr))

其中ΔLlk是漏感的偏差量。频率偏移百分比可以这样算：

偏移百分比 = (fr1_actual - fr1_design) / fr1_design × 100%
           = (√(Lr_design / (Lr_design + ΔLlk)) - 1) × 100%

举个例子：设计Lr=20μH，Cr=22nF，fr1_design≈240kHz。如果变压器漏感实际比设计值大了5μH（ΔLlk=+5μH），那么：

fr1_actual = 1 / (2π√(25e-6 · 22e-9)) ≈ 214.5kHz
偏移百分比 = (214.5 - 240) / 240 ≈ -10.6%

频率往下掉了10%以上。这意味着什么？在轻载或空载时，变换器可能进入容性区，开关管硬开关，发热严重。

注意： 频率偏移超过5%，增益曲线就会明显变形。我建议把漏感公差控制在±3%以内，否则环路补偿很难调。

对于fr2（并联谐振频率），漏感的影响更复杂。因为Lr和Lm是串联后再与Cr谐振，漏感变化会同时影响两个频率。但一般来说，fr2对漏感不那么敏感，因为Lm通常比Lr大很多（比如Lm=200μH，Lr=20μH），ΔLlk相对Lm来说占比很小。

讲一个我亲手处理过的案例。一款48V转12V、500W的LLC电源，要求满载效率≥94%。

设计参数：

你看，变压器漏感比设计大了3.5μH，导致实际fr1降到了189kHz。样机测试时，满载频率跑到了175kHz，离谐振点远了，增益不够，不得不降低输入电压来测试，效率只有91.2%。

解决过程：

折腾了两轮，最终定下来：外置电感10μH，变压器漏感控制在8μH±0.5μH，Lr_total=18μH。实测fr1=204kHz，满载效率94.3%，过关。

经验总结：

下面这张图是我整理的本节知识结构，帮你理清思路：

说白了，漏感对谐振频率的影响，核心就一句话：漏感是Lr的一部分，它变了，fr1就跟着变。你只要在仿真和设计时把这个关系理清楚，频率偏移的问题就能提前规避。

嗯，这一节就到这里。记住，下次做LLC仿真，先把变压器的漏感测准了再开始调参数，能省你不少调试时间。

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