第1章：死区时间仿真设置——在SIMPLIS/PSIM中搞定它
大家好，我是你们的老朋友。今天咱们聊聊死区时间仿真设置。说实话，这玩意儿看着简单，但坑不少。我刚开始做LLC时，就因为在仿真里没设对死区，结果波形乱七八糟，折腾了两天才找到原因。
死区时间，说白了就是两个开关管都关断的那段空白期。为什么要留这个空白？因为开关管不能瞬间导通，需要一点时间让电压降下来。你想想看，如果上下管同时导通，那直接就是短路，炸管是分分钟的事。
核心要点：死区时间设置不当，轻则效率下降，重则炸管。仿真阶段必须把它调明白。
1.1 在SIMPLIS中设置死区时间
SIMPLIS是我个人比较喜欢的仿真工具，它的时序控制很灵活。设置死区时间，通常有两种方法：
- 方法一：用死区时间模块——直接拖一个Dead-Time模块，设置上升沿延迟和下降沿延迟。比如你设死区200ns，那就让上管的关断信号延迟200ns，下管的开通信号也延迟200ns。
- 方法二：手动调整PWM信号——用两个独立的脉冲源，分别控制上下管，手动错开它们的导通时间。这种方法更灵活，但容易出错。
我习惯用第一种方法。举个例子，你有一个半桥LLC，开关频率100kHz，周期10μs。你想设200ns死区，那就这样操作：
// SIMPLIS死区时间设置示例
// 上管驱动信号：PWM_H
// 下管驱动信号：PWM_L
// 死区时间：200ns
DeadTime_Module:
Input = PWM_Original
Output_H = PWM_H
Output_L = PWM_L
DeadTime = 200n
RiseDelay_H = 0
FallDelay_H = 200n
RiseDelay_L = 200n
FallDelay_L = 0注意看，上管的关断延迟200ns，下管的开通延迟200ns。这样上下管之间就产生了200ns的死区。嗯，这里要注意：延迟时间不能超过半个周期，否则逻辑就乱了。
1.2 在PSIM中设置死区时间
PSIM的设置方式类似，但界面更直观。我记得有一次帮朋友调一个300W的LLC电源，就是用PSIM做的死区扫描。
PSIM里有个Dead-Time模块，叫DT。你把它放在PWM信号和驱动之间，设置好死区时间就行。操作步骤：
- 从元件库拖出DT模块
- 设置死区时间（比如200n）
- 连接PWM信号到DT输入
- DT输出分别接上下管驱动
这里有个小技巧：PSIM的DT模块默认是上升沿和下降沿都延迟。但实际应用中，我们只需要关断延迟，开通不需要延迟。所以记得把Rise Delay设为0，只设Fall Delay。
我的经验：在PSIM里，死区时间不要设得太小。我曾经设了50ns，结果仿真步长太大，根本看不到死区效果。建议至少设100ns以上，仿真步长设到1ns或更小。
1.3 死区时间扫描仿真
为什么要做扫描？因为死区时间不是拍脑袋定的。它和开关管的结电容、负载电流、谐振参数都有关系。我一般会扫一个范围，比如从100ns到500ns，步长50ns，看看哪个点效率最高、波形最干净。
在SIMPLIS里做扫描，用Parametric Sweep功能。设置方法：
// SIMPLIS参数扫描设置
Sweep:
Parameter = DeadTime
Start = 100n
Stop = 500n
Step = 50n
Measure = Efficiency, PeakCurrent, ZVS_MarginPSIM里也有类似功能，叫Parameter Sweep。你定义一个全局变量Tdead，然后在DT模块里引用它。扫描时，PSIM会自动改变Tdead的值，并记录你关心的波形和指标。
扫描结果出来后，你会看到一条曲线。死区时间太短，ZVS可能实现不了，开关损耗大。死区时间太长，又会导致占空比丢失，输出电压下降。我见过一个案例，死区从150ns调到250ns，效率从92%升到了94.5%，效果很明显。
1.4 仿真波形分析——怎么看死区是否合适
波形分析是重头戏。你设了死区，仿真跑完了，怎么看结果？我一般看三个地方：
| 观察点 | 正常波形特征 | 异常波形特征 |
|---|---|---|
| 开关管漏源电压Vds | 在死区时间内降到接近0V | 死区结束时Vds还很高，说明ZVS没实现 |
| 谐振电流ILr | 在死区时间内过零或反向 | 电流一直为正或负，没有换向 |
| 驱动信号Vgs | 上下管之间有明显的死区间隔 | 死区太窄或没有，波形重叠 |
举个例子，你看到Vds波形在死区结束时还有50V，那说明死区不够长，或者谐振电流不够大。这时候要么增加死区，要么调整谐振参数让电流更大一些。
我曾经遇到一个情况：死区设了300ns，但Vds还是没降到零。后来发现是负载太轻，谐振电流太小，根本不足以给结电容放电。解决办法是加一个轻载下的频率调制，或者用有源钳位。
避坑指南：仿真波形看着完美，不代表实际电路也OK。因为仿真里没有考虑PCB寄生参数、驱动延迟差异、温度影响等。我建议仿真时留20%-30%的余量。比如仿真最优死区是200ns，实际可以先设250ns，再根据实测微调。
1.5 知识体系总结
为了让大家更直观地理解本章的知识结构，我画了一张流程图。它把死区时间设置的整个逻辑串起来了：
这张图把整个流程串起来了：先选工具（SIMPLIS或PSIM），设置死区，然后做扫描仿真，最后分析波形。核心目标是找到那个既能实现ZVS、又不浪费占空比的最优死区时间。
好了，这一章的内容就到这里。死区时间设置是LLC调试的基础，仿真阶段多花点功夫，后面做实物就少走弯路。下一章咱们聊聊死区时间对效率的具体影响，到时候我会分享一个实际项目的调试数据。