4、PCB布局优化：功率回路最小化、开尔文连接法、地平面分割与回流路径

各位工程师朋友，大家好。这一节我们来聊聊PCB布局。说实话，很多人在LLC设计上花了大量精力调参数、算增益，结果板子一回来，纹波大得吓人。问题出在哪？多半是布局没做好。

我个人的习惯是，原理图搞定之后，先不急着画板子。我会花至少半天时间，把功率回路、驱动回路、采样回路在脑子里过一遍。你想想看，LLC的开关频率动辄几十上百千赫兹，电流变化率di/dt极高。如果回路面积大，寄生电感就会引入严重的电压尖峰和EMI问题。

4.1 功率回路最小化：把环路面积压到极致

功率回路最小化，说白了就是让高频电流走的路径尽可能短、尽可能窄。LLC变换器中，最关键的功率回路有两个：

• 半桥中点→谐振电容→谐振电感→变压器原边→回到半桥中点
• 变压器副边→整流二极管→输出电容→回到变压器副边

这两个回路，任何一个面积大了，都会成为纹波和噪声的源头。

我在项目中遇到过这样一个案例：一个300W的LLC电源，原边功率回路走线绕了半个板子，结果MOSFET漏极电压尖峰高达200V，直接把管子击穿了。后来我把回路缩短到原来的三分之一，尖峰降到了120V以内。嗯，这就是回路的威力。

4.2 开尔文连接法：让驱动信号不受干扰

开尔文连接法，也叫四端法。在LLC的驱动电路中，我强烈建议采用这种接法。为什么呢？

MOSFET的源极引脚，既是功率电流的路径，也是驱动回路的参考点。如果功率电流和驱动电流共用一段走线，那么功率电流在寄生电感上产生的压降，会直接叠加到驱动信号上。轻则开关损耗增加，重则误导通、炸管。

我曾经在一个48V输出的LLC项目上，因为没做开尔文连接，驱动波形上叠加了明显的振铃。后来加了一根独立的驱动地线，振铃基本消失，效率也提升了0.5%。

4.3 地平面分割与回流路径

地平面分割，这是个容易踩坑的地方。很多工程师喜欢把功率地、信号地、驱动地完全分开，然后用一个点连接。这个思路本身没错，但操作起来很容易出问题。

问题出在哪？你想想看，高频电流的回流路径，一定是沿着信号路径最近的路径走的。如果你把地平面切得太碎，回流电流就不得不绕远路，结果就是回路面积变大，辐射和纹波都上去了。

我个人习惯的做法是：

• 功率地（包括输入电容、MOSFET、变压器原边）铺一个大面积的铜皮，尽量完整。
• 信号地（包括控制芯片、采样电阻、反馈网络）单独铺一块，通过一个或多个过孔连接到功率地。
• 驱动地（驱动芯片到MOSFET的源极）单独走线，采用开尔文连接。

这样既保证了功率回路的低阻抗，又避免了噪声串扰到敏感信号上。

4.4 回流路径：看不见的电流环路

回流路径是PCB布局中最容易被忽视的环节。很多工程师只关注信号线怎么走，却忽略了电流从哪里回来。实际上，信号和回流是成对出现的，它们共同构成一个环路。

举个例子：驱动信号从驱动芯片出来，经过栅极电阻到MOSFET的栅极，然后从源极回来。如果源极的回流路径绕了一大圈，那么这个驱动回路就变成了一个巨大的天线，会向外辐射能量，同时也容易受到外部干扰。

我记得有一次调试一个LLC电源，发现驱动波形上总是有高频毛刺。查了半天，发现是驱动芯片的地过孔打在了板子边缘，回流路径绕了半个板子。后来我把过孔移到驱动芯片正下方，毛刺立刻消失了。

4.5 知识体系总览

下面这张图总结了PCB布局优化的核心逻辑，大家可以对照着检查自己的设计：

4.6 实战检查清单

最后，我给大家整理了一份检查清单。每次画完PCB，我都会对照着过一遍：

检查项	具体要求	常见问题
功率回路面积	原边和副边功率回路面积最小化	回路绕行、过孔过多
开尔文连接	驱动地线独立，不与功率走线共用	驱动信号受功率电流干扰
地平面完整性	功率地尽量完整，信号地单独铺铜	地平面被切断，回流路径绕远
回流路径	信号线与回流路径紧耦合	回流路径不明确，形成大环路
过孔位置	过孔靠近器件引脚，减少寄生电感	过孔打在板边，回流路径长

好了，这一节的内容就到这里。PCB布局是个细活，急不得。你只要把功率回路、开尔文连接、地平面和回流路径这四个点吃透了，LLC的纹波问题至少能解决一半。

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