2、硬件滤波设计：RC低通滤波器截止频率计算、运放差分采样电路、共模扼流圈选型、PCB布局要点
大家好，我是你们的老朋友。上一章我们聊了噪声从哪来，这一章咱们直接动手——怎么用硬件把噪声干掉。
硬件滤波，说白了就是给信号“洗个澡”。把高频的脏东西洗掉，留下干净的直流分量。我做了这么多年电机驱动，最深的体会就是：硬件滤波做得好，软件滤波可以少操心。反过来，硬件没弄好，你算法写得再漂亮，也是白搭。
核心思路：FOC电流采样，信号路径上的每一个环节都要考虑噪声抑制。从传感器出来，经过RC滤波、运放差分放大、共模扼流圈，最后到ADC输入——这条链路上，任何一个环节有漏洞，噪声就会钻进来。
2.1 RC低通滤波器：截止频率怎么算？
RC低通滤波器，这是最基础也是最常用的。一个电阻加一个电容，搞定。
截止频率公式大家都会背：
f_c = 1 / (2π × R × C)但问题来了——截止频率选多少合适？
我个人习惯这样算：
- 先看PWM频率。比如你的PWM是20kHz，那开关噪声的基频就是20kHz，谐波在40kHz、60kHz……
- 再看电流环带宽。一般FOC电流环带宽在1~3kHz，高了容易振荡。
- 取中间值。我一般把截止频率设在PWM频率的1/10到1/20之间。20kHz的PWM，截止频率选1~2kHz。
实战经验：我在一个伺服项目里，PWM 16kHz，电流环带宽2kHz。我选了R=1kΩ，C=100nF，算下来f_c≈1.6kHz。效果不错，噪声衰减了约40dB，相位滞后也在可接受范围内。
嗯，这里要注意：RC滤波会引入相位滞后。你想想看，电容充电需要时间，信号自然就慢了半拍。如果截止频率选得太低，相位滞后会严重影响电流环的稳定性。
我一般遵循这个原则：截止频率 ≥ 5倍电流环带宽。这样相位滞后控制在10°以内，环路还能稳定。
2.2 运放差分采样电路：共模抑制是关键
单端采样？别想了。电机驱动里共模噪声大得吓人，必须用差分采样。
差分采样的核心是共模抑制比（CMRR）。说白了，就是运放对两个输入端的共模信号有多不敏感。
我常用的电路是这样的：
R1 R3
V+ ——/\/\/\——+——/\/\/\—— Vout
|
[运放]
|
V- ——/\/\/\——+
R2 R4
（R1=R2, R3=R4，严格匹配）关键点：电阻必须精密匹配。1%的电阻匹配误差，CMRR可能从100dB掉到60dB。我在项目里吃过这个亏——一开始用5%的电阻，共模噪声直接淹没了信号。
避坑指南：我曾经在一个量产项目里，用了0402封装的电阻做差分匹配。结果生产批次之间CMRR差异巨大，有的板子噪声大得离谱。后来换成0.1%精度的0805电阻，问题才解决。所以，差分采样电路，电阻精度和封装大小都很重要。
另外，运放选型也有讲究：
- 带宽：至少是PWM频率的5倍以上。20kHz PWM，运放带宽要100kHz以上。
- 压摆率：别太低，否则信号会失真。我一般选≥1V/μs的。
- 输入偏置电流：越小越好，尤其是高阻抗应用。
2.3 共模扼流圈选型：别小看这个磁环
共模扼流圈，说白了就是两个绕在同一个磁芯上的线圈。它对差模信号（我们想要的电流信号）阻抗很小，对共模噪声（两个线上的同向干扰）阻抗很大。
选型时我主要看三个参数：
| 参数 | 选型建议 | 我的经验 |
|---|---|---|
| 共模阻抗 | 在噪声频率下≥1kΩ | 我一般选100MHz时1kΩ左右的 |
| 额定电流 | ≥1.5倍最大相电流 | 留余量，否则磁芯饱和就废了 |
| 直流电阻 | 越小越好，避免发热 | 我控制在10mΩ以下 |
小技巧：共模扼流圈放在采样电阻和运放之间，效果最好。我习惯把它紧挨着采样电阻放，走线尽量短。这样共模噪声还没进入运放就被扼杀了。
2.4 PCB布局要点：细节决定成败
布局这东西，说起来都是泪。我见过太多设计，原理图完美，一上板就炸。为什么？布局不行。
几个核心原则：
- 采样电阻要靠近电机相线。越近越好，减少走线引入的噪声。
- 差分走线要等长、等距、平行走。我习惯两条线间距控制在10mil以内，长度差不超过5mm。
- 地平面要完整。采样电路下方不要有功率地回流，否则地弹噪声会耦合进来。
- 模拟地和功率地要单点连接。我一般用0Ω电阻或磁珠连接，位置选在电源入口处。
- 去耦电容要靠近运放电源引脚。100nF+10μF组合，距离不超过2mm。
血的教训：我曾经在一个四层板项目里，把采样电路放在了功率MOSFET的正下方。结果每次MOSFET开关，采样信号上就出现巨大的尖峰。后来把采样电路挪到板边，远离功率区，问题才解决。所以，物理隔离比什么都重要。
最后说一句：硬件滤波不是万能的。它能把大部分噪声干掉，但总有一些漏网之鱼。这时候就需要软件滤波来补刀了。下一章我们聊软件滤波，敬请期待。
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