一、先进制程的物理极限与成本博弈

做芯片设计这么多年，我越来越觉得，制程工艺就像一场“军备竞赛”。

7nm、5nm、3nm，数字越来越小，但背后的代价却越来越大。说白了，这不是简单的“线宽缩小”问题，而是物理极限在逼我们做选择。

1.1 7nm：最后的“平面时代”红利

7nm节点，我个人认为是FinFET工艺的黄金期。为什么？因为在这个节点上，性能和功耗的平衡做得最好。

我记得2018年做一款AI加速器时，团队在7nm和10nm之间纠结了很久。最后选了7nm，结果芯片的能效比直接提升了40%。

但7nm也有坑：

• 漏电流控制：FinFET的鳍片高度一旦波动，漏电就失控。我建议设计时一定要留足余量。
• 光刻成本：EUV光刻机虽然上了，但良率爬坡慢。你想想看，一片晶圆几万美金，废几片就心疼。

1.2 5nm：性能与成本的“分水岭”

5nm节点，说白了就是“用钱换性能”。

从物理层面看，5nm的晶体管密度比7nm提升了约1.8倍。但代价呢？

• 设计复杂度暴增：光刻层数从7nm的60多层，涨到5nm的80多层。每多一层，掩膜成本就多几百万美金。
• 功耗墙：虽然动态功耗降了，但静态功耗（漏电）反而涨了。我做过一个测试，5nm芯片在待机时，漏电功耗占了总功耗的30%以上。

1.3 3nm：物理极限的“悬崖边”

3nm，嗯，这里要注意。它已经不是FinFET的天下，而是GAA（Gate-All-Around）的战场。

为什么？因为到了3nm，FinFET的鳍片宽度已经缩到极限，再缩下去，量子隧穿效应会让晶体管彻底失效。

GAA技术虽然好，但成本高得离谱：

• 单颗芯片成本：3nm的流片费用，据说已经超过5亿美金。这还不算设计团队的工资。
• 良率挑战：我听说某大厂的3nm良率，到现在还没超过60%。这意味着每生产10颗芯片，就有4颗是废品。

二、先进封装：AI芯片的“第二战场”

制程越来越难走，封装就成了新的突破口。我个人觉得，先进封装对AI芯片的影响，甚至比制程本身还大。

为什么？因为AI芯片的核心瓶颈，早就不是晶体管速度，而是“内存墙”和“功耗墙”。

2.1 CoWoS：把HBM“贴”在芯片上

CoWoS（Chip-on-Wafer-on-Substrate），说白了就是“芯片堆叠技术”。

我记得2019年做一款大模型训练芯片时，内存带宽死活上不去。后来用了CoWoS，把HBM2e直接贴在芯片旁边，带宽瞬间从1TB/s飙到3TB/s。

CoWoS的核心优势：

• 短距离互联：HBM和计算芯片之间的走线长度，从厘米级降到毫米级。延迟直接砍半。
• 高带宽密度：每平方毫米的带宽，比传统封装高了10倍以上。

2.2 InFO：把“中介层”省掉

InFO（Integrated Fan-Out），是台积电的“省钱版”先进封装。

CoWoS虽然好，但需要一块硅中介层（Interposer）。这块中介层不便宜，而且面积越大，良率越低。

InFO的思路很简单：把中介层省掉，直接用封装基板上的走线来互联。这样一来：

• 成本降低30%：省掉了中介层的制造和测试费用。
• 厚度减薄：芯片整体更薄，适合手机等空间受限的场景。

2.3 3D封装：垂直堆叠的“终极形态”

3D封装，就是把芯片垂直堆叠起来，用TSV（硅通孔）互联。

你想想看，传统芯片是“平铺”的，面积大、走线长。3D封装把芯片“叠”起来，面积直接缩小一半，走线长度也大幅缩短。

但3D封装也有挑战：

• 散热问题：堆叠的芯片，热量很难散出去。我见过一个3D封装的AI芯片，热点温度直接飙到120°C。
• 测试难度：堆叠之后，中间层的芯片坏了，整个堆叠体就废了。良率压力很大。

三、知识体系与核心逻辑

为了让你更直观地理解，我画了一张图。这张图展示了先进制程与封装对AI芯片性能的影响路径。

这张图的核心逻辑很简单：制程决定晶体管的“底子”，封装决定互联的“路子”。两者缺一不可。

四、总结与个人建议

做了这么多年芯片，我最大的感受是：别迷信制程，也别忽视封装。

对于AI芯片企业来说，真正的壁垒不是“能不能用上3nm”，而是“能不能在合适的成本下，把制程和封装组合出最优解”。

我个人建议：

1. 训练芯片：优先用5nm + CoWoS，追求极致带宽和算力。
2. 推理芯片：7nm + InFO就够了，成本低、功耗低。
3. 边缘芯片：12nm/16nm + 传统封装，性价比最高。