4、SpyGlass Lint规则详解（上）：命名规范规则（Naming Rule）、时钟与复位规则（Clock/Reset Rule）、组合逻辑规则（Combinational Rule）

好，咱们今天正式开始啃SpyGlass Lint的规则。说实话，刚接触Lint工具那会儿，我总觉得规则太多，记不住。后来做项目多了才明白，这些规则背后都是血泪教训。今天先讲三大类：命名规范、时钟复位、组合逻辑。这三类是最基础的，也是流片前必须清干净的。

4.1 命名规范规则（Naming Rule）

命名规范，说白了就是让代码有规矩。你想想看，一个团队几十号人，每个人写代码风格都不一样，那项目后期维护起来得多痛苦？我见过最夸张的，有人用中文拼音命名信号，还有人用单个字母。嗯，这种代码基本没法复用。

4.1.1 常见命名检查项

规则ID	检查内容	严重程度
W300	信号名不能包含非法字符（如中文、特殊符号）	Error
W301	信号名不能以数字开头	Error
W302	信号名不能与Verilog关键字冲突	Error
W303	建议使用小写字母加下划线命名	Warning
W304	模块名建议以大写字母开头	Warning

我个人习惯用这种命名风格：模块名_信号功能_位宽。比如 uart_tx_data_7_0，一看就知道是UART发送模块的8位数据总线。这样做的好处是，你在波形里找信号时，一眼就能定位。

4.1.2 命名规范检查示例

// 不好的命名
wire a;                    // 单字母，不知道干嘛的
wire CLK_MAIN;             // 全大写，不符合规范
wire 1st_data;             // 数字开头，语法错误
wire data_in_1_2_3_4_5;    // 太长了，没必要

// 好的命名
wire sys_clk;              // 系统时钟
wire uart_rx_data;         // UART接收数据
wire dma_done_flag;        // DMA完成标志
wire cpu_irq_req;          // CPU中断请求

你可能会问，为什么SpyGlass对命名这么严格？其实原因很简单：工具需要解析你的代码。如果命名不规范，工具可能误判信号类型，导致漏报或误报。我在项目中遇到过，有人用 reg 做信号名，结果工具直接报语法错误。

4.2 时钟与复位规则（Clock/Reset Rule）

时钟和复位，这是芯片的命脉。我常说，时钟出问题，整个芯片就废了。SpyGlass对时钟复位的检查非常细致，咱们挑几个重点讲。

4.2.1 时钟规则

规则ID	检查内容	说明
W400	时钟信号不能作为数据使用	时钟只能接时钟端口
W401	时钟门控必须使用专用单元	不能用组合逻辑门控时钟
W402	时钟域交叉必须同步处理	跨时钟域需要同步器
W403	时钟信号不能有组合逻辑反馈	时钟路径必须干净

4.2.2 复位规则

复位信号的处理，很多新手容易忽略。其实复位和时钟一样重要。我个人习惯用异步复位、同步释放的方式，这样既保证了复位及时性，又避免了亚稳态。

// 推荐的复位处理方式
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        data_out <= 32'b0;
    end else begin
        data_out <= data_in;
    end
end

// 不推荐的复位方式
always @(posedge clk) begin
    if (!rst_n) begin          // 同步复位，但rst_n没有同步处理
        data_out <= 32'b0;
    end else begin
        data_out <= data_in;
    end
end

SpyGlass会检查复位信号是否连接到寄存器的复位端。如果复位信号被当作普通数据使用，工具会报W410错误。我记得有一次，团队里有人把复位信号接到了组合逻辑的输入上，结果仿真时复位一直拉低，整个模块都不工作了。

4.2.3 时钟复位常见问题

• 时钟抖动：时钟信号经过组合逻辑后，会产生抖动。SpyGlass会标记这类路径。
• 复位毛刺：异步复位信号如果没做去毛刺处理，可能导致寄存器误复位。
• 时钟门控延迟：门控时钟的使能信号必须与时钟沿对齐，否则会产生毛刺。

4.3 组合逻辑规则（Combinational Rule）

组合逻辑规则，说白了就是检查你的组合逻辑有没有问题。组合逻辑出问题，通常表现为毛刺、竞争、锁存器推断等。这些在仿真时可能发现不了，但流片回来就原形毕露了。

4.3.1 常见组合逻辑问题

规则ID	检查内容	典型场景
W500	组合逻辑中缺少else分支	if语句不完整，推断锁存器
W501	组合逻辑中case语句不完整	case缺少default，推断锁存器
W502	组合逻辑反馈路径	组合逻辑输出反馈到输入
W503	组合逻辑中信号多驱动	多个always块驱动同一信号

4.3.2 锁存器推断问题

锁存器是组合逻辑中最常见的问题。为什么？因为很多新手写组合逻辑时，忘了写else分支。SpyGlass会检查所有组合逻辑的if语句，如果缺少else，工具会报W500。

// 会推断锁存器的写法
always @(*) begin
    if (sel) begin
        data_out = data_in;
    end
    // 缺少else分支，data_out保持原值，推断锁存器
end

// 正确的写法
always @(*) begin
    if (sel) begin
        data_out = data_in;
    end else begin
        data_out = 8'b0;
    end
end

你可能会说，仿真时没问题啊。对，仿真时确实没问题，因为仿真器默认信号保持原值。但综合时，工具会推断出锁存器。锁存器对时序很敏感，容易出问题。我在项目中遇到过，因为锁存器导致芯片功耗异常，最后花了整整一周才定位到问题。

4.3.3 组合逻辑反馈

组合逻辑反馈，就是组合逻辑的输出直接或间接反馈到输入。这种电路会形成振荡器，芯片根本没法正常工作。SpyGlass的W502规则就是专门检查这个的。

// 组合逻辑反馈，危险！
assign a = b & c;
assign b = a | d;   // a和b形成组合反馈环

// 正确的做法，加入寄存器打断反馈
always @(posedge clk) begin
    b <= a | d;
end

4.3.4 多驱动问题

多驱动，就是同一个信号被多个always块或assign语句赋值。这在Verilog中是语法错误，但有些工具不会报错。SpyGlass会严格检查。

// 多驱动，错误！
assign data_bus = 8'hFF;
assign data_bus = 8'h00;   // 两个驱动，冲突

// 正确的做法，使用三态或选择器
assign data_bus = (enable) ? data_in : 8'hz;

嗯，这里要注意，多驱动问题在综合时会导致网表错误。我见过一个案例，因为多驱动，综合工具生成了奇怪的网表，导致后仿真一直失败。最后查出来是两个模块同时驱动了同一个总线。

4.4 小结

今天讲的这三类规则，是SpyGlass Lint的基础。命名规范让代码可读、可维护；时钟复位规则保证芯片时序正确；组合逻辑规则避免毛刺和锁存器。我个人建议，每次写完代码，先跑一遍这三类规则。把Error清干净，再跑其他规则。

下一章咱们继续讲剩下的规则，包括时序规则、状态机规则、功耗规则等。这些规则更深入，也更贴近实际项目。到时候我会结合具体案例，讲讲怎么用SpyGlass快速定位问题。