3、Allegro层叠结构设计：Cross-Section Editor使用、介质材料选择、铜厚与蚀刻补偿
层叠结构设计，说白了就是给PCB“搭骨架”。骨架搭不好，后面信号完整性全是空谈。我见过太多工程师一上来就急着布线，结果阻抗失控、串扰超标，最后回过头来改层叠——那叫一个痛苦。今天咱们就把Cross-Section Editor用透，把介质、铜厚、蚀刻补偿这些硬骨头啃下来。
3.1 Cross-Section Editor：你的层叠“控制台”
打开Allegro，菜单栏选Setup → Cross-Section。这个界面就是咱们的层叠编辑器。嗯，这里要注意：别被它密密麻麻的参数吓到，核心就三件事——层数、厚度、材料。
核心操作流程：
- 先定义总层数。比如4层板，就点Add Layer，加到4层。
- 每一层要指定是Signal（信号层）还是Plane（电源/地平面）。
- 设置每层的铜厚、介质厚度、介电常数（Dk）。
- 最后点Update，软件自动算阻抗。
我个人习惯把顶层和底层设为信号层，中间两层做电源和地。为什么？因为这样走线有完整的参考平面，阻抗好控制。我在项目中遇到过有人把电源层放顶层，结果BGA扇出时参考平面被割得七零八落，阻抗直接崩了。
3.2 介质材料选择：别小看那层“胶”
介质材料，就是铜箔之间的绝缘层。常见的有FR-4、Rogers、Megtron等。FR-4最便宜，但Dk（介电常数）不稳定，频率高了损耗大。Rogers贵，但高频性能好。
| 材料 | Dk（典型值） | Df（损耗因子） | 适用频率 | 成本 |
|---|---|---|---|---|
| FR-4 | 4.2-4.6 | 0.02 | < 1GHz | 低 |
| Rogers 4350B | 3.48 | 0.0037 | 1-10GHz | 高 |
| Megtron 6 | 3.6 | 0.002 | 10-40GHz | 很高 |
你想想看，如果做DDR3走线，用FR-4完全够。但要是做10Gbps以上的SerDes，FR-4的损耗会让你眼图闭掉。我建议：高速信号层尽量用低损耗材料，电源层可以用普通FR-4，这样成本和质量能平衡。
避坑指南： 我曾经在项目中选了Rogers 4350B，但没注意它的Dk会随频率变化。结果仿真时阻抗50Ω，实测只有47Ω。后来才知道，Rogers的Dk在1GHz和10GHz下差0.1左右。所以选材料时，一定要看供应商提供的Dk vs 频率曲线。
3.3 铜厚与蚀刻补偿：别让“瘦身”毁了你的阻抗
铜厚，就是铜箔的厚度。常见的有0.5oz（17.5μm）、1oz（35μm）、2oz（70μm）。铜越厚，走线电阻越小，但蚀刻时侧蚀越严重，线宽会变细。
为什么会这样？因为蚀刻液是从上往下腐蚀铜的，同时也会从侧面腐蚀。铜越厚，侧蚀时间越长，线宽损失越大。这就是所谓的“蚀刻补偿”——设计时把线宽画宽一点，等蚀刻完正好是目标值。
蚀刻补偿经验值：
- 1oz铜厚：补偿0.5-1mil（约12-25μm）
- 2oz铜厚：补偿1-2mil（约25-50μm）
- 0.5oz铜厚：补偿0.3-0.5mil（约8-12μm）
在Cross-Section Editor里，铜厚参数在Material栏里设置。比如你选1oz铜，软件默认是1.4mil（35μm）。但实际蚀刻后，线宽会变细。所以我在设计阻抗线时，会手动在Etch Factor里填一个补偿值。嗯，这里要注意：不同板厂的蚀刻能力不一样，最好提前跟板厂要他们的蚀刻补偿参数。
举个例子：我要做50Ω微带线，目标线宽5mil。板厂说他们的蚀刻补偿是0.8mil。那我就在Allegro里把线宽设为5.8mil。等板子做出来，蚀刻完正好5mil。我在项目中吃过这个亏——第一次没补偿，结果阻抗跑到55Ω，信号反射得一塌糊涂。
3.4 实战：在Cross-Section Editor中设置层叠
咱们来走一遍完整流程。假设做一个4层板，目标阻抗50Ω，使用FR-4材料。
1. 打开Cross-Section Editor
2. 设置层数：4层
Layer 1: TOP, Signal, 铜厚1oz
Layer 2: GND, Plane, 铜厚1oz
Layer 3: PWR, Plane, 铜厚1oz
Layer 4: BOTTOM, Signal, 铜厚1oz
3. 设置介质：
Layer1-2之间：FR-4, 厚度4mil, Dk=4.2
Layer2-3之间：FR-4, 厚度40mil, Dk=4.2
Layer3-4之间：FR-4, 厚度4mil, Dk=4.2
4. 点击Update，查看阻抗计算结果
5. 如果阻抗不对，调整线宽或介质厚度
警告： 别把电源层和地层之间的介质设太薄。太薄会导致电源和地之间的寄生电容过大，影响电源完整性。我一般建议至少4mil以上。另外，如果层叠不对称（比如顶层和底层介质厚度不同），板子可能会翘曲，生产时良率会下降。
最后说一句：层叠设计不是一次搞定的。你可能会在布线过程中发现阻抗不对，或者板厂反馈说某层介质买不到。这时候就要回来调Cross-Section。所以，别怕改，关键是改之前想清楚影响。
好了，这一章就到这。下一章咱们聊阻抗计算——怎么用Allegro自带的工具算阻抗，以及怎么跟板厂的阻抗报告对账。