3、OrCAD Capture原理图设计基础：原理图设计流程、元件库管理、创建新项目、放置元件与连线、电气规则检查（ERC）
各位同学，欢迎来到原理图设计这一章。
说实话，很多新手工程师觉得画原理图就是“拉线连一连”，没什么技术含量。我当年刚入行时也这么想，结果被一个电源管脚接反的bug折腾了整整三天。从那以后，我彻底明白了——原理图是整块PCB的“灵魂”，它画得对不对，直接决定了后面所有工作的成败。
今天我们就来聊聊OrCAD Capture这个工具。它虽然看起来界面有点老，但功能非常扎实。我个人习惯用它来做原理图设计，因为它的元件库管理逻辑清晰，ERC检查也很严格。咱们一步步来。
3.1 原理图设计流程
先理清流程，再动手干活。这是我一直强调的。
一个完整的原理图设计流程，大致分这么几步：
- 创建新项目——给设计安个家
- 元件库管理——找元件、建元件、管元件
- 放置元件——把元件摆到图纸上
- 连线与网络标号——建立电气连接
- 电气规则检查（ERC）——查漏补缺
- 生成网表——输出给Allegro做PCB布局
嗯，流程不复杂。但每一步都有坑。我见过太多人跳过第5步，直接出网表，结果PCB Layout做到一半才发现原理图有短路。你说冤不冤？
3.2 元件库管理
元件库，说白了就是元件的“户口本”。
OrCAD Capture的元件库管理，我个人觉得是它最强大的地方之一。它支持三种库类型：
| 库类型 | 说明 | 使用场景 |
|---|---|---|
| OLB库 | 原理图符号库 | 画原理图时调用的图形符号 |
| LIB库 | 元件属性库 | 存储元件的封装、参数等信息 |
| PCB Footprint库 | 封装库（.dra/.psm） | 对应PCB上的物理焊盘和外形 |
你想想看，如果OLB里的符号和LIB里的封装对不上，那后面Layout时就会报错。我曾经接手过一个项目，电阻的OLB符号是0603，但LIB里封装备注的是0805，结果板子打样回来焊不上。嗯，这种低级错误，咱们得避免。
3.3 创建新项目
打开OrCAD Capture，点击 File → New → Project。
你会看到几个选项：
- PC Board Wizard —— 最常用，直接生成Allegro兼容的项目结构
- Schematic —— 只画原理图，不涉及PCB
- Programmable Logic Wizard —— 做CPLD/FPGA时用
我个人建议，只要你是做PCB设计的，一律选 PC Board Wizard。它会自动帮你建好原理图页、网表输出配置，省很多事。
创建项目时，注意设置好 Design Name 和 Location。路径里不要有中文，不要有空格。为什么？因为Allegro对路径很敏感，有中文它可能不认。我吃过这个亏，后来就学乖了。
3.4 放置元件与连线
项目建好了，接下来就是往图纸上放元件。
放置元件的步骤：
- 点击右侧工具栏的 Place Part 图标（或者按快捷键 P）
- 在弹出的对话框中，选择你要用的库和元件
- 点击 OK，然后在图纸上点击放置
这里有个小技巧：按住 Ctrl 键再点击，可以连续放置同一个元件。我画电源模块时经常这么干，一口气放五六个电容，效率很高。
连线操作：
- 点击 Place Wire 图标（快捷键 W）
- 在起点点击一下，拖动鼠标到终点再点击一下
- 右键选择 End Wire 完成连线
连线时要注意：不要从元件的引脚中间穿过，一定要连到引脚末端的小方块上。那个小方块才是电气连接点。我见过有人把线画在引脚旁边，看起来连上了，实际上根本没通。ERC检查时会报错，但如果你跳过ERC……嗯，后果自负。
当连线距离太远，或者需要跨页连接时，用网络标号代替实际连线。快捷键是 N。标号名称要见名知意，比如 VCC_3V3、I2C_SCL、UART_TX。别用 NetLabel1、NetLabel2 这种，三个月后你自己都看不懂。
3.5 电气规则检查（ERC）
画完原理图，别急着出网表。先做一遍ERC。
ERC的全称是 Electrical Rule Check，它会检查：
- 有没有悬空的引脚
- 有没有短路（比如两个输出引脚直接连在一起）
- 有没有未连接的电源网络
- 有没有重复的元件编号（比如两个U1）
操作很简单：点击 Tools → Design Rules Check，在弹出的窗口中勾选所有检查项，然后点 OK。
检查结果会显示在 Session Log 窗口中。如果有错误，它会告诉你具体位置。比如：
#1 Error: Net has no driving source (Pin U1.5)
#2 Warning: Unconnected pin (Pin R2.2)
看到这种信息，双击它，系统会自动跳转到问题位置。我建议你一条一条地改，不要一次性改完再重新检查。因为有时候改了一个错误，会连带解决其他几个问题。
3.6 生成网表
ERC通过后，就可以生成网表了。
点击 Tools → Create Netlist，选择 Allegro PCB Editor 格式。确认输出路径和文件名，点击 OK。
网表文件通常是一个 .net 或 .dat 文件。它记录了所有元件的连接关系、封装信息、网络名称等。Allegro就是靠这个文件来知道你要怎么布线。
最后说一句：网表生成后，最好打开看一眼。如果文件大小是0字节，那肯定有问题。别问我怎么知道的……
好了，这一章的内容就到这里。原理图设计是PCB设计的第一步，也是最重要的一步。把基础打牢，后面才能走得顺。
下一章我们会讲如何创建和编辑元件封装，到时候见。