课程导论：Cadence PCB设计常见错误排查与修复
大家好，我是你们的老朋友。在PCB设计这行摸爬滚打了十几年，我用Cadence工具流过无数块板子，也踩过数不清的坑。说实话，每次看到新手对着DRC报错一脸茫然，或者老手因为一个低级错误导致改版三次，我都觉得特别可惜。
所以，我决定做这门课。不是讲那些花里胡哨的技巧，而是实打实地帮你解决那些「明明看着没问题，一跑仿真就报错」的糟心事。
一、课程目标：我们到底要解决什么问题？
这门课的目标很明确——让你少走弯路。具体来说，我希望你学完之后能做到三件事：
- 快速定位错误：拿到一个DRC报错，不再两眼一抹黑。你能一眼看出是规则设置问题，还是走线不规范。
- 理解错误根源：不只是「改掉这个错误」，而是明白「为什么会发生这个错误」。比如，为什么这里会报天线效应？背后的物理原理是什么？
- 建立防错机制：我个人的习惯是，在设计阶段就提前规避掉80%的常见错误。这门课会教你如何设置规则、如何检查，让错误根本不会出现。
一句话总结：从「被动改错」变成「主动防错」。这才是资深工程师和普通工程师的区别。
二、适用人群：这门课适合谁？
嗯，这里我要说清楚。这门课不是零基础入门课，它更适合以下三类人：
- 刚入行1-3年的PCB设计工程师：你大概会用Cadence的基本操作，但遇到复杂一点的错误就抓瞎。我记得我刚入行时，一个简单的「Net not connected」报错，我查了整整一天。这门课能帮你把排查时间缩短到10分钟。
- 从其他EDA工具转过来的工程师：比如你之前用Altium Designer或PADS，现在公司要求用Cadence。工具不同，报错逻辑也不同。我会重点讲Cadence特有的错误类型和排查思路。
- 硬件工程师兼做PCB layout：你更关注电路功能，但layout规则不熟。这门课会帮你快速掌握Cadence的规则体系，避免因为规则设置错误导致功能失效。
我的建议：如果你连Cadence的基本界面都不熟悉，建议先花一周时间熟悉一下基本操作，再来学这门课。否则你会觉得我在讲天书。
三、学习路径：怎么学效果最好？
这门课一共30章，我把它分成了四个阶段。你想想看，就像盖房子一样，得先打地基，再砌墙，最后装修。
| 阶段 | 章节 | 核心内容 | 学习建议 |
|---|---|---|---|
| 第一阶段：基础排查 | 第1-8章 | DRC设置、网络连接、封装错误等基础问题 | 边看边操作，每个错误都亲手复现一遍 |
| 第二阶段：规则与约束 | 第9-16章 | 约束管理器、差分对、等长、阻抗控制等 | 重点理解规则之间的优先级和冲突 |
| 第三阶段：高级问题 | 第17-24章 | 信号完整性、电源完整性、仿真错误等 | 需要一定的理论基础，建议配合仿真一起学 |
| 第四阶段：实战与流程 | 第25-30章 | 多人协作、版本管理、输出生产文件等 | 结合公司实际项目流程来理解 |
我个人建议你按顺序学，但如果你时间紧，也可以先挑自己最头疼的问题看。比如你最近被「约束管理器报错」折磨得不行，那就直接跳到第9章。
注意：每个章节后面的练习题一定要做。我曾经带过一个徒弟，听课听得津津有味，一到实操就卡壳。说白了，PCB设计是门手艺活，光看不动手，永远学不会。
四、常见错误分类概览：先混个脸熟
在正式开始之前，我想先带你看看Cadence里最常见的几类错误。这样你心里有个底，知道后面要面对的都是些什么「妖魔鬼怪」。
1. 规则设置类错误
这类错误最基础，也最容易犯。说白了就是你的规则没设对，或者规则之间互相矛盾。
- 典型表现：DRC报错说「间距违规」，但你明明设了8mil的间距。
- 常见原因：全局规则和区域规则冲突，或者规则没有应用到对应的网络。
- 我的经验：有一次我设了一个「10mil间距」的区域规则，但全局规则是8mil。结果那个区域里的走线全报错。查了半天才发现是规则优先级搞反了。
2. 网络连接类错误
这类错误最让人头疼，因为它往往不报错，但板子就是不通。
- 典型表现：原理图里连得好好的，PCB里却显示「Net not connected」。
- 常见原因：封装引脚编号对不上，或者原理图符号的引脚和封装不匹配。
- 避坑指南：我曾经因为一个电阻的封装引脚编号是1和2，但原理图符号里写的是A和K，结果整块板子的电源网络全乱了。从那以后，我每次建封装都会再三核对引脚编号。
3. 封装与库错误
这类错误很隐蔽，往往到打样回来才发现。
- 典型表现：芯片焊盘尺寸不对，或者封装高度和实际器件不符。
- 常见原因：从网上下载的封装没仔细检查，或者自己画的封装尺寸有误。
- 我的建议：尽量用官方库，或者自己建库时一定要对照datasheet的机械尺寸图。别偷懒，偷懒的代价就是改版。
4. 信号完整性类错误
这类错误比较高级，通常出现在高速设计中。
- 典型表现：仿真时发现信号反射严重，或者时序不满足要求。
- 常见原因：阻抗不连续、走线过长、参考平面不完整等。
- 我的经验：有一次做DDR3的设计，仿真一直报时序违规。我查了三天，最后发现是走线绕了太多弯，导致等长虽然满足了，但信号质量变差了。嗯，这里要注意，等长不是万能的，信号质量才是根本。
5. 生产制造类错误
这类错误最「冤」，明明设计没问题，但工厂就是做不出来。
- 典型表现：钻孔尺寸太小、焊盘间距不满足工艺要求、阻焊桥太窄等。
- 常见原因：没有和生产厂家沟通工艺能力，或者用了默认的规则没修改。
- 避坑指南：我建议你在出Gerber文件之前，先和PCB厂家要一份他们的工艺能力表，然后对照着检查一遍。别问我怎么知道的，说多了都是泪。
五、课程特色：为什么这门课值得你花时间？
市面上讲Cadence的课程不少，但大多数要么太理论，要么太零碎。这门课有四个特点：
- 实战导向：每个错误我都会给出真实的案例，告诉你我是怎么发现、怎么排查、怎么修复的。
- 体系化：从基础到高级，从设计到生产，覆盖PCB设计的全流程。
- 可操作性强：每个知识点都配有具体的操作步骤和截图（在视频中），你跟着做就能解决问题。
- 持续更新：Cadence每年都在更新，我也会根据新版本的变化持续补充内容。
最后说一句：PCB设计是个细致活，也是个经验活。犯错不可怕，可怕的是犯了错不知道怎么改，或者改了又犯。这门课就是帮你把那些「血泪教训」变成「肌肉记忆」。准备好了吗？我们开始吧。
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