第一课：课程导论与开发环境搭建

各位同学好，我是你们的CPU架构设计讲师。在开始之前，我想先聊聊——为什么我们要从零开始搭一个RISC-V处理器？

说实话，市面上现成的处理器IP很多，买一个用不就行了？但我个人的经验告诉我：只有亲手搭建过，你才能真正理解CPU的每一个细节。就像学开车，光看说明书是没用的，得上路实操才行。

1.1 RISC-V架构简介

RISC-V，读作"risk-five"，是2010年起源于加州大学伯克利分校的开源指令集架构。它不像ARM那样需要授权费，也不像x86那样封闭。说白了，它就是一个完全开放、免费的指令集标准。

为什么选RISC-V？我当年做项目时，ARM的授权费动辄几十万美元，小公司根本扛不住。而RISC-V的出现，彻底改变了这个局面。你想想看，一个完全免费、设计优雅、社区活跃的指令集，谁不爱？

RISC-V的核心特点：

  • 模块化设计：基础指令集（RV32I）只有47条指令，扩展模块按需添加
  • 简洁优雅：指令编码规整，硬件实现简单
  • 开源免费：无需授权，任何人都可以使用
  • 生态丰富：工具链、操作系统、软件库一应俱全

嗯，这里要注意：RISC-V不是一种具体的处理器，而是一个指令集规范。就像建筑图纸，你可以按照图纸盖出各种风格的房子。我们这节课要做的，就是按照RISC-V的"图纸"，用Verilog语言"盖"出一个能跑起来的CPU。

1.2 课程目标与学习路径

这门课的目标很明确：从零开始，用Verilog实现一个完整的RISC-V处理器。不是仿真玩玩，而是真正能跑指令、能执行程序的处理器。

整个课程共30章，我把它分成四个阶段：

阶段 章节 核心内容
基础篇 1-8章 环境搭建、Verilog基础、单周期CPU设计
进阶篇 9-16章 流水线架构、数据冒险、控制冒险
实战篇 17-24章 Cache设计、分支预测、异常处理
优化篇 25-30章 性能优化、FPGA验证、综合实现

我个人建议：不要跳着学。每个章节都是环环相扣的，跳过一章，后面可能就听不懂了。我见过太多同学，一上来就想做流水线，结果连单周期都没搞明白，最后卡在那里进退两难。

1.3 开发工具链安装

工欲善其事，必先利其器。我们需要的工具不多，但每个都很关键。

1.3.1 Verilator — 高性能Verilog仿真器

Verilator是我最常用的仿真工具。它能把Verilog代码编译成C++，然后通过C++仿真。速度比传统的VCS快很多，而且完全免费。

安装方法（Ubuntu/Debian系统）：

# 安装依赖
sudo apt-get update
sudo apt-get install git make g++ autoconf flex bison

# 下载Verilator源码
git clone https://github.com/verilator/verilator.git
cd verilator

# 编译安装
autoconf
./configure
make -j$(nproc)
sudo make install

# 验证安装
verilator --version

小提示：如果你用的是Windows，我建议装个WSL2（Windows Subsystem for Linux），在Linux环境下操作。我曾经在Windows上折腾了三天，各种兼容性问题，换了WSL后半小时搞定。

1.3.2 GTKWave — 波形查看工具

GTKWave用来查看仿真波形。调试CPU时，波形就是你的"眼睛"。没有它，你根本不知道CPU内部发生了什么。

# 安装GTKWave
sudo apt-get install gtkwave

# 验证安装
gtkwave --version

安装就是这么简单。但说实话，GTKWave的界面有点"复古"，我第一次用时还以为是上世纪90年代的软件。不过别嫌弃，它功能很强大，用习惯了就好。

1.3.3 其他必备工具

工具 用途 安装命令
GCC 编译RISC-V测试程序 sudo apt-get install gcc
Make 项目管理 sudo apt-get install make
Git 版本控制 sudo apt-get install git
RISC-V工具链 交叉编译RISC-V程序 sudo apt-get install gcc-riscv64-linux-gnu

注意：RISC-V工具链的安装可能会遇到依赖问题。我曾经在Ubuntu 20.04上遇到过libmpfr库版本不兼容的情况，解决办法是手动安装指定版本。如果遇到问题，可以到课程论坛提问，我会及时回复。

1.4 仿真环境验证

工具装好了，我们来写个简单的测试程序，验证环境是否正常工作。

1.4.1 第一个Verilog测试

创建一个简单的加法器模块：

// adder.v
module adder (
    input  [31:0] a,
    input  [31:0] b,
    output [31:0] sum
);
    assign sum = a + b;
endmodule

再写个测试文件：

// tb_adder.v
module tb_adder;
    reg  [31:0] a, b;
    wire [31:0] sum;
    
    adder u_adder (.a(a), .b(b), .sum(sum));
    
    initial begin
        a = 32'h00000001;
        b = 32'h00000002;
        #10;
        $display("a + b = %h", sum);
        
        a = 32'hFFFFFFFF;
        b = 32'h00000001;
        #10;
        $display("a + b = %h", sum);
        
        $finish;
    end
    
    initial begin
        $dumpfile("wave.vcd");
        $dumpvars(0, tb_adder);
    end
endmodule

1.4.2 运行仿真

# 使用Verilator编译仿真
verilator --cc adder.v --exe tb_adder.cpp
make -j -C obj_dir -f Vadder.mk Vadder

# 运行仿真
./obj_dir/Vadder

如果看到输出结果正确，说明环境搭建成功。再用GTKWave查看波形：

gtkwave wave.vcd

验证成功标志：

  • Verilator编译无错误
  • 仿真输出结果正确
  • GTKWave能正常打开波形文件

1.5 常见问题与避坑指南

我整理了一些新手常遇到的问题，希望能帮你少走弯路：

  1. Verilator编译报错：检查是否安装了所有依赖，特别是g++和make。我曾经因为没装g++，卡了半小时。
  2. GTKWave打不开波形：确认波形文件路径是否正确，或者试试用管理员权限运行。
  3. RISC-V工具链安装失败：建议使用包管理器安装，不要手动编译。手动编译太耗时，而且容易出问题。
  4. 仿真速度慢：Verilator默认是调试模式，可以加-O2优化选项提升速度。

我的建议：刚开始不要追求完美。环境能跑起来就行，后面遇到问题再慢慢解决。我记得第一次搭环境时，光装工具就花了两天，但后面写代码时发现，这些工具用起来真的很顺手。

1.6 本章小结

这节课我们做了三件事：

  • 了解了RISC-V架构的基本概念和优势
  • 搭建了完整的开发环境（Verilator + GTKWave）
  • 通过一个简单的加法器验证了环境可用

下一章，我们将正式开始Verilog基础学习。你会学到如何用Verilog描述硬件电路，为后续的CPU设计打好基础。

记住：搭建环境是第一步，也是最简单的一步。真正的挑战在后面，但别担心，我会一步步带你走完。

有任何问题，欢迎在课程论坛交流。我们下节课见！

公众号:蓝海资料掘金营，微信deep3321

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