第1章芯片设计概述

1. 芯片设计概述：从晶体管到集成电路

各位同学，今天咱们聊聊芯片设计的起点。说实话，每次带新人时，我总爱问一个问题：你知道你手头这颗芯片，最底层长什么样吗？

很多人能画出MOS管的符号，但真到了理解“晶体管怎么变成逻辑门”这一步，就开始犯迷糊了。嗯，这很正常。我当年刚入行时，也觉得这东西离我太远——直到有一次调试一个低功耗模块，死活找不到漏电原因，最后发现是某个晶体管阈值电压漂了。从那以后，我再也不敢小看底层了。

晶体管，说白了就是一个开关。用电压控制电流的通断。你想想看，计算机里所有的0和1，本质上就是靠这个开关的“开”和“关”来实现的。

但单个晶体管能做的事太有限了。我们需要把成千上万个晶体管连在一起，组成逻辑门、加法器、寄存器……这就叫集成电路。

核心概念：集成电路（IC）就是把多个晶体管、电阻、电容等元件，制作在同一块半导体基片上，并通过金属互连线连接起来，实现特定功能。

我习惯把集成电路比作一座城市。晶体管是房子，互连线是马路，而芯片设计就是城市规划。你想想看，如果马路设计不合理，再好的房子也发挥不了作用。

说到集成电路，就绕不开摩尔定律。戈登·摩尔在1965年提出：集成电路上可容纳的晶体管数量，大约每两年翻一番。

这个定律在过去五十年里，简直像神一样准。我刚开始做设计时，用的是0.18微米工艺，一个芯片上几百万个晶体管。现在呢？5纳米、3纳米工艺，一个芯片上几百亿个晶体管。说实话，我自己都觉得不可思议。

年代	工艺节点	典型晶体管数量	代表产品
1970s	10μm	~2,300	Intel 4004
1990s	0.5μm	~3.1M	Pentium
2010s	32nm	~1.17B	Core i7
2020s	5nm	~15B	Apple M1

但摩尔定律还能继续吗？我个人觉得，物理极限已经快到了。当晶体管尺寸接近原子尺度时，量子隧穿效应、漏电流这些问题会越来越严重。我曾经参与过一个7nm项目，光是解决漏电问题就花了半年时间。

注意：摩尔定律的放缓并不意味着芯片性能不再提升。架构创新、先进封装、异构集成等方向，正在成为新的增长点。说白了，以前靠工艺硬扛，现在得靠脑子了。

芯片设计为什么这么复杂？因为层次太多了。我习惯把设计抽象分为五个层次，从底往上分别是：

你想想看，一个SoC设计团队可能有几百人。如果每个人都从晶体管开始画，那项目十年也做不完。所以，抽象层次的意义就在于：上层工程师不需要关心下层细节。

我的建议：刚入行的同学，不要只盯着自己那一层。我见过太多人，做RTL设计却不懂时序约束，做验证却不懂架构。偶尔往下看看，你会发现自己对问题的理解会深很多。

举个例子。你在写Verilog时，写了一个 always @(posedge clk)。你知道综合工具会把它变成什么吗？是一堆D触发器和组合逻辑。但如果你不了解电路层，你就很难理解为什么某些写法会综合出很大的面积，或者为什么某些路径时序会违例。

// 一个简单的D触发器描述
module dff (
    input  clk,
    input  d,
    output reg q
);
    always @(posedge clk) begin
        q <= d;
    end
endmodule

这段代码，在物理层对应的是十几个晶体管。但作为系统级工程师，你不需要知道每个晶体管怎么画。你只需要知道：这个模块在时钟上升沿采样数据，输出延迟一个周期。这就是抽象的力量。

好了，这一章的内容就到这里。下一章我们会深入聊聊数字电路的基础——布尔代数和组合逻辑。到时候我会分享一个我当年踩过的坑，跟竞争冒险有关，挺有意思的。