第2章工艺与电压

工艺与电压：不同工艺节点的功耗特性

各位同学，咱们今天聊聊工艺和电压。这个话题，说白了就是芯片的“体质”和“能量供给”。我做了这么多年FPGA设计，最深的体会就是——选对工艺、控好电压，功耗优化就成功了一半。

先说说工艺节点。28nm和7nm，这两个节点我都有过实际项目经验。它们之间的差异，可不是简单的“数字变小了”那么简单。

28nm工艺，现在很多工业级、车规级芯片还在用。为什么？因为它成熟、可靠，而且漏电流控制得不错。

静态功耗：28nm的漏电流相对较小。我记得有个项目，芯片大部分时间处于待机状态，28nm的静态功耗只占总功耗的15%左右。这个比例，在更先进的工艺上很难做到。
动态功耗：动态功耗公式大家都熟悉：P = 0.5 × C × V² × f。28nm的节点电容C相对较大，所以动态功耗占比高。说白了，你跑得越快，功耗就越高。
核心电压：典型值在0.9V到1.1V之间。我习惯用1.0V作为设计起点，然后根据时序余量微调。

个人经验：我在一个通信基站项目中用过28nm的FPGA。当时最头疼的是散热问题——芯片跑起来烫得厉害。后来我们通过降低核心电压到0.95V，同时优化了时钟树，温度降了将近15°C。嗯，这就是工艺和电压联动的威力。

7nm工艺，现在的高端FPGA基本都用了。它的优势很明显，但坑也不少。

静态功耗：7nm的漏电流比28nm大得多。为什么？因为晶体管尺寸缩小后，栅极对沟道的控制能力变弱了。你想想看，就像水管变细了，但水压没变，漏水自然就多了。
动态功耗：7nm的节点电容C大幅降低，所以动态功耗比28nm小很多。同样的功能，7nm可能只需要28nm一半的功耗就能跑起来。
核心电压：典型值在0.7V到0.9V之间。我建议新手从0.8V开始尝试，然后根据时序收敛情况逐步降低。

避坑指南：我曾经在一个7nm项目中，为了追求极致功耗，把核心电压降到了0.65V。结果呢？芯片在高温下时序完全崩溃，数据采集全错。后来花了整整两周才定位到问题——电压太低，导致路径延迟增加了30%。所以，降压一定要留余量，别贪心。

核心电压和I/O电压，这两个东西要分开看。它们对功耗的影响方式完全不同。

核心电压影响的是芯片内部逻辑的功耗。从公式P = 0.5 × C × V² × f就能看出来，电压是平方关系。也就是说，电压降10%，功耗能降19%。

从上表能看出来，电压从1.0V降到0.8V，功耗直接砍掉36%。但代价是时序余量变紧张。我个人的习惯是：先跑一次时序分析，看看最差路径的余量是多少。如果余量大于200ps，我就尝试降压；如果只有50ps，那就别动了。

I/O电压影响的是芯片与外部器件的接口功耗。很多人只盯着核心电压，却忽略了I/O。其实，I/O功耗在某些设计中能占到总功耗的30%以上。

标准I/O电压：3.3V、2.5V、1.8V、1.2V等。电压越高，功耗越大。
功耗计算：I/O功耗主要取决于负载电容和翻转率。公式是P = C_load × V_IO² × f_switch。注意，这里的V_IO是I/O电压，不是核心电压。
优化策略：能选1.8V就别用3.3V。我在一个项目中，把DDR接口从2.5V降到1.8V，I/O功耗直接降了48%。

小技巧：如果你用的是高速串行接口（比如SerDes），I/O电压的影响会更大。我曾经调试过一个PCIe Gen4的设计，发现I/O功耗占了总功耗的40%。后来我们通过优化端接电阻和降低摆幅，硬是省下了2W的功耗。嗯，这2W在散热设计里可是救命稻草。

工艺和电压不是孤立的。它们之间有一个微妙的平衡关系。

举个例子：在28nm工艺下，你降电压到0.9V，时序可能就崩了。但在7nm工艺下，同样的电压，时序可能还有余量。为什么？因为7nm的晶体管开关速度更快，对电压的敏感度更低。

我建议的做法是：

总结一下：工艺决定了芯片的“底子”，电压决定了芯片的“状态”。底子好（7nm），状态可以调得低一些；底子一般（28nm），状态就得稳一些。两者配合好了，功耗优化就水到渠成。

好了，这一章就讲到这里。下一章咱们聊聊时钟网络的功耗优化，那可是个技术活。