4、FET开关原理：GaAs pHEMT与CMOS SOI开关、导通电阻与关断电容、栅极控制逻辑

好，咱们今天聊聊FET开关的核心原理。这部分内容，说白了就是射频开关的“心脏”。你想想看，一个开关要能通、能断，还得在几十GHz下工作，这背后全是FET的功劳。

我个人习惯把FET开关理解成一个“电压控制的可变电阻”。栅极电压一变，沟道要么导通，要么夹断。就这么简单。但实际做起来，坑可不少。我当年第一次流片回来，开关插损大了0.5dB，查了三天才发现是栅极偏置网络没处理好。嗯，咱们今天就把这些坑一个个填上。

4.1 GaAs pHEMT vs. CMOS SOI：两种主流工艺

做射频开关，目前主流就两条路：GaAs pHEMT和CMOS SOI。这两兄弟各有千秋，选哪个得看你的应用场景。

GaAs pHEMT，老牌劲旅。它的优势在于衬底半绝缘，寄生电容极小。我做过一个Ka波段的开关，用GaAs pHEMT，关断隔离度轻松做到30dB以上。但缺点也明显——没法跟数字电路集成，成本高。

CMOS SOI，后起之秀。它最大的好处是能用标准CMOS工艺，把开关、控制器、甚至收发机全集成在一个芯片上。我最近几个项目都转向SOI了，因为客户要小尺寸、低成本。但SOI的衬底损耗比GaAs大，高频性能会差一些。

怎么选？我给你个参考：

4.2 导通电阻与关断电容：一对冤家

FET开关有两个最关键的寄生参数：导通电阻（Ron）和关断电容（Coff）。这两个参数直接决定了开关的插损和隔离度。

导通电阻，就是FET完全导通时，源漏之间的电阻。它决定了插损。Ron越小，插损越低。怎么减小Ron？加大栅宽。但栅宽一大，关断电容也跟着变大。这就麻烦了。

关断电容，是FET关断时，源漏之间的寄生电容。它决定了隔离度。Coff越小，高频隔离度越好。怎么减小Coff？用更小的栅宽。但栅宽小了，Ron又上去了。

你看，Ron和Coff是一对天生的冤家。你优化一个，另一个就变差。这就是射频开关设计中最核心的trade-off。

我记得有一次做一款SP4T开关，客户要求插损<0.5 dB，隔离度>25 dB @ 6 GHz。我算了一下，Ron需要<2 Ω，Coff需要<100 fF。结果我试了三种不同栅宽的FET，才找到平衡点。

4.3 栅极控制逻辑：怎么让FET听话

FET开关的栅极，就是它的“大脑”。你得给它正确的电压，它才知道该通还是断。

对于耗尽型的GaAs pHEMT，阈值电压Vth通常是负的（比如-1 V）。要让FET导通，栅极电压要加0 V（或略正）。要让FET关断，栅极电压要加比Vth更负的电压（比如-3 V）。

对于增强型的CMOS SOI，Vth是正的（比如+0.5 V）。导通加正压（比如+2.5 V），关断加0 V或负压。

这里有个大坑——栅极浮空。我曾经有个项目，栅极控制信号没处理好，导致开关在关断状态下栅极悬空。结果呢？FET半导通不导通，插损和隔离度全乱套了。从那以后，我每个开关的栅极都加了下拉电阻到关断电压。

给你看个典型的栅极控制电路：

// 以GaAs pHEMT为例，耗尽型
// 导通状态：VG = 0V
// 关断状态：VG = -3V

// 栅极偏置网络
// R1 = 10 kΩ (栅极串联电阻，防止振荡)
// R2 = 5 kΩ (下拉到Vneg)

// 控制逻辑
if (CTRL == HIGH) {
    VG = 0V;      // 导通
} else {
    VG = -3V;     // 关断
}

4.4 实际设计中的避坑指南

最后，我把自己这些年踩过的坑总结一下，你设计时多留个心眼：

• 栅极电阻不能省： 我曾经为了省面积，把栅极串联电阻从10 kΩ减到1 kΩ。结果开关在2 GHz处自激了。栅极电阻是防振荡的，别省。
• 关断电压要足够负： 对于GaAs pHEMT，关断电压至少要比Vth负0.5 V以上。否则FET没完全夹断，隔离度会差3~5 dB。
• 注意功率处理能力： 大信号下，FET的栅极可能会自整流，产生DC偏置。我见过一个设计，输入功率+30 dBm时，栅极电压被拉到-0.5 V，开关直接烧了。解决方案是加栅极限流电阻或背靠背二极管。
• 版图布局要对称： 对于差分开关，左右两边的FET、走线、地孔必须完全对称。不对称会导致共模转差模，恶化线性度。

嗯，FET开关的原理就这些。说白了，就是管好Ron和Coff这对冤家，再给栅极一个靠谱的控制信号。下次你设计开关时，多想想我今天说的这些坑，能省不少调试时间。