4、电源分配网络(PDN)设计：去耦电容布局、电源平面分割、IR Drop分析、PDN阻抗优化
各位工程师朋友，咱们今天聊聊PDN设计。说白了，PDN就是芯片的“血管系统”。血管堵了，人就不行；PDN没做好，芯片性能直接拉胯。我做了这么多年射频芯片Layout，PDN这块踩过的坑，真能写本书了。
4.1 去耦电容布局：别小看这颗小电容
去耦电容，很多人觉得不就是放几颗电容嘛。嗯，没那么简单。电容放不对，高频噪声直接串到电源上，你想想看，射频信号还能干净吗？
核心原则：电容离负载越近越好，回路面积越小越好。
我个人习惯，把电容分成三级：
- 第一级（高频去耦）：0.1pF~10pF，紧贴芯片电源引脚。我一般放在焊盘正下方，用微带线直接连，别绕弯子。
- 第二级（中频去耦）：100pF~10nF，放在芯片周围1~2mm范围内。这级电容主要对付几十MHz到几百MHz的噪声。
- 第三级（低频去耦）：1μF~10μF，放在板边或电源入口。这级电容负责低频纹波和瞬态响应。
我在项目中遇到过，有人把0.1μF和10μF的电容并排放，觉得这样能覆盖更宽频段。结果呢？高频段阻抗反而变差了。为什么？因为小电容的寄生电感和大电容的寄生电容形成了谐振，反而把高频路径堵死了。
我的经验：不同容值的电容之间，至少隔开0.5mm距离。别并排放，要错开布局。这样能避免谐振耦合。
4.2 电源平面分割：切得好，噪声跑不了
电源平面分割，说白了就是把不同电压的电源区域隔开。射频芯片里，模拟电源、数字电源、射频电源，电压可能一样，但噪声特性完全不同。混在一起，就是灾难。
我建议这样分割：
- 射频电源区：最干净的区域，远离数字电路。我一般把它放在板子一角，周围用地环包围。
- 模拟电源区：次干净区域，和射频区相邻但用窄通道连接。通道宽度我控制在1~2mm，太宽了噪声容易串过来。
- 数字电源区：最脏的区域，放在板子另一边。数字信号跳变时，电流变化剧烈，噪声最大。
分割时要注意什么？嗯，这里有个关键点：分割线不能穿过高速信号线。我曾经犯过这个错，一条射频信号线跨过了电源分割区，结果信号反射严重，S11直接差了5dB。后来我把信号线绕开分割区，问题才解决。
警告：电源平面分割后，一定要用多个过孔连接不同层的参考地。否则，分割区之间会形成“地弹”，噪声反而更大。
4.3 IR Drop分析：电压降了，性能就降了
IR Drop，就是电流流过电源网络时产生的电压降。你想想看，芯片核心电压1.8V，如果IR Drop有100mV，实际到芯片的就只有1.7V。射频PA的线性度、VCO的相位噪声，全都会受影响。
我一般用这个流程做IR Drop分析：
| 步骤 | 操作 | 工具/方法 |
|---|---|---|
| 1 | 提取电源网络寄生参数 | EM仿真（如HFSS、ADS） |
| 2 | 建立电流分布模型 | 根据功耗估算各支路电流 |
| 3 | 计算各节点电压 | SPICE或静态IR分析工具 |
| 4 | 检查是否满足电压容限 | 一般要求IR Drop < 5% VDD |
我记得有一次，一个5G PA芯片，设计时IR Drop仿真只有80mV，觉得没问题。结果流片回来，实测电压降到了150mV。为什么？因为仿真时没考虑封装引脚的寄生电阻。后来我在仿真模型里加了封装参数，才和实测对上。
避坑指南：做IR Drop分析时，一定要把封装、焊球、过孔的寄生电阻都算进去。我曾经吃过这个亏，现在每次仿真都先检查模型完整性。
4.4 PDN阻抗优化：让电源“听话”
PDN阻抗，说白了就是电源网络对电流变化的阻碍程度。阻抗越低，电源越稳定。射频芯片对PDN阻抗的要求，比数字芯片严格得多。
我一般这样优化：
- 目标阻抗：对于射频PA，目标阻抗通常<0.1Ω@1GHz。对于VCO，要求更严，<0.05Ω@1GHz。你想想看，VCO对电源噪声极其敏感，阻抗高了，相位噪声直接恶化。
- 优化方法：多用并联电容、加宽电源走线、增加电源平面层数。我习惯在关键芯片下方，用两层电源平面叠在一起，中间隔一层薄介质。这样能形成分布式电容，有效降低高频阻抗。
- 仿真验证：用S参数仿真看PDN阻抗曲线。如果某个频点阻抗尖峰超过目标值，就加电容或调整布局。
我在项目中遇到过，一个WLAN芯片的PDN阻抗在2.4GHz处有个尖峰，正好是工作频段。结果芯片发射功率上不去，EVM也差。后来我在芯片旁边加了一颗0.5pF的电容，尖峰压下去了，问题解决。
关键点：PDN阻抗优化不是一次就能搞定的。我一般会迭代3~5次，每次仿真后调整电容值和位置，直到阻抗曲线在所有工作频段都低于目标值。
好了，PDN设计这块就聊到这儿。记住，电源是芯片的“命脉”，PDN做不好，其他设计再牛也白搭。下一章咱们聊聊接地设计，那也是个容易踩坑的地方。