2、ADC基础回顾：逐次逼近型(SAR) ADC、流水线型(Pipeline) ADC、Σ-Δ型 ADC的原理与对比
做多通道同步采样，ADC选型是第一步。说实话，很多新手一上来就盯着分辨率看，觉得位数越高越好。嗯，这个坑我踩过。今天咱们把三种主流ADC的结构掰开揉碎，讲清楚它们各自适合干什么。
2.1 逐次逼近型(SAR) ADC
SAR ADC，我个人习惯叫它「比较器+电容阵」的组合。它的核心思想很简单：用二分法逼近输入电压。
怎么个二分法？举个例子，一个12位的SAR ADC，内部有个数模转换器（DAC）。它先假设输入电压是满量程的一半，跟实际输入比一下。如果输入更大，就把假设往上调一半；如果更小，就往下调一半。这样比较12次，就得到了12位数据。
关键特点：
- 转换时间 = 位数 × 时钟周期。12位就是12个时钟周期
- 没有流水线延迟，采样完立刻出结果
- 功耗跟采样率成正比，低速时非常省电
我在项目中遇到过一件事：用SAR ADC做多通道同步采样，结果发现通道间有串扰。查了半天，原来是采样电容没来得及完全建立。你想想看，SAR ADC的采样电容在采样阶段要充电，如果前一个通道的残余电荷没放干净，就会影响下一个通道。
实战小技巧：
多通道同步采样时，给每个通道配独立的采样保持电路。别想着共用，省那点面积不值得。
2.2 流水线型(Pipeline) ADC
流水线型ADC，说白了就是「分段处理」。它把高分辨率拆成多个低分辨率阶段，每个阶段处理几位，然后拼起来。
举个例子，一个12位的流水线ADC，可能分成3个4位的子ADC。第一级处理高4位，把结果传给DAC还原成模拟量，跟原始输入相减得到残差。残差放大后送给第二级处理中间4位，以此类推。
为什么会这样设计？因为每一级只需要处理4位，速度可以做得很快。我见过一些高速流水线ADC，采样率能到几百兆甚至上吉赫兹。
注意：
流水线ADC有个致命问题——延迟。每一级都要花几个时钟周期处理，所以从采样到出结果，中间有固定的延迟。多通道同步采样时，这个延迟必须一致，否则通道间会有时间偏差。
我曾经调试过一个16通道的同步采集系统，用的就是流水线ADC。结果发现通道1和通道16的数据对不上，相位差了好几个采样点。查到最后，是每个ADC芯片内部的延迟校准没做统一。嗯，从那以后我学乖了，流水线ADC一定要用同一批次、同一温度下的芯片。
| 参数 | SAR ADC | Pipeline ADC | Σ-Δ ADC |
|---|---|---|---|
| 分辨率 | 8~18位 | 8~16位 | 16~32位 |
| 采样率 | 几kSPS~几MSPS | 几MSPS~几GSPS | 几SPS~几kSPS |
| 延迟 | 零延迟 | 固定延迟 | 大延迟 |
| 功耗 | 低 | 中 | 高 |
2.3 Σ-Δ型 ADC
Σ-Δ型ADC，我刚开始学的时候觉得它像个黑魔法。它的原理跟前面两种完全不同——用极低的精度（1位）做极高的过采样，然后用数字滤波把噪声滤掉。
说白了，它就是用速度换精度。一个Σ-Δ ADC内部有个1位的ADC和1位的DAC，构成一个反馈环路。输入信号跟反馈信号相减，积分，再量化。这个环路跑得飞快，比如采样率是10MHz，但实际信号带宽只有1kHz。然后数字滤波器把带外噪声全部干掉，剩下的就是高精度的数据。
我记得第一次用Σ-Δ ADC做音频采集，24位的分辨率，动态范围轻松做到120dB以上。但有个问题——延迟太大了。从输入到输出，数字滤波器要积累几百个采样点才能出一个结果。用在同步采样上，你得算好这个延迟。
Σ-Δ ADC的适用场景：
- 低频高精度测量（比如称重传感器、温度传感器）
- 音频信号采集
- 地震监测、精密仪器
2.4 三种ADC的对比与选型建议
好了，三种ADC都讲完了。咱们做个总结，方便你选型时参考。
SAR ADC：适合多通道同步采样，尤其是通道数多、采样率中等（几MSPS以内）的场景。零延迟、低功耗、容易同步。我个人的习惯是，只要采样率不超过5MSPS，优先考虑SAR。
Pipeline ADC：适合高速采样（几十MSPS以上），但要注意延迟一致性。多通道同步时，必须用同一型号、同一批次的芯片，并且做延迟校准。
Σ-Δ ADC：适合低频高精度，但延迟大、功耗高。多通道同步采样时，要确保所有通道的数字滤波器参数完全一致，否则通道间会有相位差。
选型口诀：
低速高精找Σ-Δ，中速同步用SAR，高速采集上Pipeline。
最后说一句，别光看数据手册上的参数。实际用起来，PCB布局、电源噪声、参考电压的稳定性，这些都会影响ADC的性能。我见过太多人买了个24位的Σ-Δ ADC，结果只跑出了16位的性能。嗯，硬件设计就是这样，细节决定成败。