4、高速接口基础：信号完整性（SI）概念、传输线效应、反射与振铃、阻抗匹配基础
各位工程师朋友，大家好。今天我们聊聊高速接口设计里最绕不开的话题——信号完整性。说实话，我见过太多项目，功能仿真跑得飞起，一上板子就抓瞎。十有八九，问题都出在SI上。
信号完整性，说白了就是保证信号从发送端到接收端，波形别走样得太离谱。你想想看，低速的时候，一根线连过去就完事了。但频率一高，导线就不再是导线了，它变成了天线、变成了电容、变成了电感。嗯，这里要注意，我们得重新认识它。
4.1 信号完整性（SI）到底是什么？
我个人的理解很简单：信号完整性就是信号在传输路径上保持其原始形状和时序的能力。如果信号到了接收端，眼图闭合了、边沿变缓了、或者出现了不该有的毛刺，那SI就出问题了。
核心关注点：
- 波形质量：上升沿/下降沿是否过缓？有没有过冲/下冲？
- 时序裕量：信号到达时间是否在接收窗口内？
- 噪声容限：信号是否被串扰或电源噪声污染？
我在项目中遇到过最典型的一个案例：一块DDR3板卡，跑800MHz时偶尔死机。用示波器一抓，发现DQ信号在接收端有将近400mV的振铃。接收器是1.5V的SSTL标准，这个振铃直接干到了逻辑阈值附近。你说它能不死机吗？
4.2 传输线效应——导线不再是导线
为什么低速没问题，高速就出问题？核心原因就是传输线效应。
当信号的上升时间小于传输线延迟的2倍时（经验法则），我们就必须把PCB走线当作传输线来处理。这时候，信号是以电磁波的形式在介质中传播的，而不是像水流一样“流”过去。
传输线的几个关键参数，我建议你记牢：
| 参数 | 符号 | 典型值（FR4） | 影响 |
|---|---|---|---|
| 特性阻抗 | Z₀ | 50Ω ±10% | 决定反射大小 |
| 传播延迟 | Tpd | ~6.5 ps/mm | 决定时序 |
| 单位长度电容 | C₀ | ~3.3 pF/inch | 影响负载 |
| 单位长度电感 | L₀ | ~8.3 nH/inch | 影响阻抗 |
这里有个小技巧：Z₀ = √(L₀/C₀)。你想想看，如果走线变细，电感增加、电容减小，阻抗就会升高。反之亦然。这就是为什么改变线宽可以调整阻抗。
4.3 反射与振铃——信号的回声
反射，是SI问题里最常见的元凶。为什么会反射？因为阻抗不连续。
信号在传输线上跑，遇到阻抗变化点（比如过孔、连接器、分支线、接收端），一部分能量会继续前进，另一部分会被反射回来。反射系数Γ = (Z_load - Z₀) / (Z_load + Z₀)。
避坑指南：我曾经在一个PCIe Gen3的项目上，因为一个过孔的阻抗没控制好（从50Ω跳到了75Ω），导致整个链路的回波损耗超标。仿真时没注意这个细节，结果板子打样回来，眼图测试直接FAIL。后来在过孔周围加了回流地过孔，把阻抗压回来，才勉强通过。
振铃是怎么来的？简单说，就是反射信号来回弹跳，叠加在原始信号上。如果反射系数为正（开路），信号会过冲；如果反射系数为负（短路），信号会下冲。多次反射就形成了振铃。
我个人的经验是：振铃的幅度和持续时间，取决于传输线的长度和阻抗失配程度。长线+大失配=噩梦般的振铃。
4.4 阻抗匹配基础——让信号安静下来
解决反射和振铃，最直接的办法就是阻抗匹配。让源端、传输线、负载端的阻抗保持一致，信号就安安静静地过去了。
常见的匹配方式有几种：
- 源端串联匹配：在驱动端串一个电阻（Rs + Rdriver ≈ Z₀）。我最常用这种方式，因为它不增加功耗，适合点对点连接。
- 终端并联匹配：在接收端对地或对电源接电阻。适合多负载情况，但会引入直流功耗。
- AC匹配：在终端串联电容再接电阻。只匹配交流信号，不消耗直流功耗。
- 戴维南匹配：用两个电阻分别拉到VCC和GND。适合差分信号，比如LVDS。
实战建议：对于DDR信号，我习惯用源端串联匹配。对于高速串行信号（如SATA、PCIe），芯片内部通常已经集成了匹配，我们只需要保证PCB走线的阻抗控制在±10%以内即可。
举个例子，一个典型的50Ω源端匹配设计：
// 假设驱动器的输出阻抗约为10Ω
// 需要串联电阻 Rs = 50Ω - 10Ω = 40Ω
// 实际选用标准值 39Ω 或 43Ω
// 信号路径：
// Driver(10Ω) -- Rs(39Ω) -- 50Ω trace -- Receiver(高阻)
// 总阻抗 = 10 + 39 = 49Ω ≈ 50Ω ✓你想想看，如果接收端是高阻（开路），信号到了末端会全反射。但因为源端已经匹配了，反射回来的能量会被源端吸收，不会再次反射。这就是源端匹配的原理——只吸收一次反射，不产生二次反射。
4.5 小结与个人心得
信号完整性不是玄学，它是可以计算、可以仿真、可以测量的。我建议你在做高速设计时，养成几个好习惯：
- 先仿真，后画板：用HyperLynx或ADS跑一下拓扑结构，看看反射和振铃是否在可接受范围内。
- 控制阻抗：和板厂沟通好叠层结构，明确哪些层、哪些线需要控制阻抗。
- 减少不连续：过孔、换层、分支线，能少就少。实在避不开，做好回流路径。
- 留好测试点：板子上预留SMA或测试焊盘，方便用示波器实测眼图。
我记得刚入行时，带我的老工程师说过一句话：「低速靠逻辑，高速靠物理。」这么多年下来，深以为然。希望今天的分享能帮你少走一些弯路。
下一章，我们聊聊差分信号与共模噪声，这也是高速接口里另一个让人头疼的话题。