4. 电源网络设计(Power Grid)：电源网络结构、IR Drop分析、电迁移(EM)检查、台积电电源设计规则

各位同学，咱们今天聊聊电源网络设计。说实话，这是后端实现里最“烧钱”也最“烧脑”的环节之一。你想想看，一颗芯片几亿甚至几十亿个晶体管，全靠这张“电网”供电。电网设计不好，轻则性能不达标，重则直接冒烟——我在台积电N7节点上就见过一颗芯片因为IR Drop过大，导致内部逻辑翻转失败，整个项目延期了三个月。

电源网络设计，说白了就是给芯片铺一张“高速公路网”。电流从封装焊球进来，经过顶层金属、中间层金属，最后送到每个标准单元的VDD/VSS pin上。这条路必须够宽、够密、够低阻。嗯，咱们一步步拆解。

4.1 电源网络结构

台积电的电源网络，我习惯把它分成三个层级：

• 顶层网格（Top Grid）：用最厚的顶层金属（比如M9、M10）铺成粗壮的“主干道”。电流从Bump或C4焊球进来，先汇聚到这些主干道上。
• 中间层网格（Intermediate Grid）：用中间层金属（M5-M8）做成“次干道”。它们把顶层网格的电流往下引，同时给标准单元供电。
• 底层轨道（Bottom Rail）：用M1或M2做成细长的“小巷子”。标准单元直接骑在这些轨道上取电。

我个人习惯在项目初期先用一个简单的脚本估算一下网格密度。比如，对于N7工艺，我通常会保证顶层金属的宽度不低于10μm，间距不超过50μm。当然，这只是一个经验值，具体还要看功耗和面积。

4.2 IR Drop分析

IR Drop，就是电流流过金属线时产生的电压降。公式很简单：V = I × R。但实际分析起来，远比这个复杂。

我在N5节点上做过一个项目，芯片功耗高达150W，核心电压只有0.75V。你算算，如果IR Drop超过50mV，那留给晶体管的电压就只剩0.7V了——性能直接掉一截。

IR Drop分析通常分两步：

1. 静态IR Drop：假设电流是恒定的，用平均功耗来算。这个跑得快，适合早期评估。
2. 动态IR Drop：考虑电流随时间变化，比如时钟沿附近的大电流冲击。这个慢，但更准。

台积电的工具链里，我常用的是 Voltus 或者 RedHawk。跑一次动态IR Drop，对于一颗500万门的芯片，大概需要6-8小时。嗯，所以一般不会天天跑，而是等布局布线基本稳定后再跑。

4.3 电迁移(EM)检查

电迁移，英文叫Electromigration，简称EM。说白了就是电流太大，把金属原子“冲”走了。时间一长，金属线会变细，甚至断掉。

我记得在N3工艺上，金属线宽已经小到几十纳米了。这么细的线，电流密度稍微大一点，EM风险就很高。台积电的规则里，对每层金属都有严格的电流密度上限。比如M1的直流电流密度不能超过1mA/μm，M9可以到10mA/μm——因为顶层金属更厚。

EM检查通常分两类：

• 信号线EM：检查标准单元输出端的金属线。这个一般问题不大，因为信号线电流小。
• 电源线EM：检查VDD/VSS网络。这个才是大头，因为电源线上电流大。

做EM检查时，我建议重点关注两个地方：

1. 电源网络的拐角处：电流在这里会集中，容易超标。
2. Via阵列：单个Via的电流容量有限，需要并联多个Via来分流。

4.4 台积电电源设计规则

台积电的电源设计规则，我把它总结成“三要三不要”：

规则类别	具体要求	我的经验
金属宽度	每层金属有最小宽度要求，比如M1≥0.2μm，M9≥5μm	实际设计中，我通常取规则值的1.5倍，留点余量
Via数量	电源网络切换层时，必须使用足够多的Via	我习惯每10μm宽度至少放一个Via，高功耗区域加倍
电流密度	每层金属有最大电流密度限制	这个必须严格遵守，否则流片后可能出问题
间距规则	电源线与信号线之间要保持最小间距	主要是防止串扰，一般取规则值的1.2倍
ESD保护	电源网络要连接到ESD保护电路	这个由IO设计团队负责，但后端要确保连接正确
热效应	高电流密度区域要考虑散热	N3工艺上，我见过因为局部过热导致性能下降的案例

这些规则，台积电会在PDK里提供详细的文档。我建议你拿到PDK后，先把电源设计规则那部分通读一遍，尤其是表格里的数字。嗯，别问我为什么知道——我第一次做N7项目时，就是因为没仔细看规则，结果电源网络设计返工了两次。

最后，说一个我个人的习惯：在项目初期，我会先搭一个简单的电源网络模型，用脚本估算一下IR Drop和EM。虽然不准，但能快速发现明显的问题。等布局布线完成后，再用工具做精确分析。这样既节省时间，又不会漏掉大问题。

好了，电源网络设计这部分就讲到这里。下一章咱们聊聊时钟树综合——那可是另一个“坑”多的地方。