第一章：SMIC工艺平台概览

各位同学好，我是老张。在SMIC干了十五年工艺整合，今天咱们聊聊各工艺节点的那些事儿。

很多人问我："张工，SMIC这么多工艺节点，到底该怎么选？" 说实话，这个问题没有标准答案。每个节点都有自己的脾气，你得摸透了才行。

1.1 从0.18um到14nm，一路走来

先说说SMIC的工艺节点演进。我入行那会儿，0.18um还是主力。现在回头看，真是感慨万千。

工艺节点	量产时间	典型应用	我印象最深的事
0.18um	2003年	电源管理、MCU	这节点皮实，随便折腾
0.13um	2005年	射频、混合信号	第一次遇到铜互连问题
90nm	2007年	通信芯片	漏电开始让人头疼
65nm	2009年	多媒体处理器	应力工程救了良率
40nm	2011年	基带芯片	低k介质搞死人了
28nm	2014年	AP、FPGA	HKMG工艺的痛与快乐
14nm	2019年	高性能计算	FinFET，全新的世界

1.2 各节点可靠性测试标准差异

这里我要重点说说。可靠性测试标准，每个节点都不一样。为什么？说白了，物理尺寸变了，失效机制也跟着变。

1.2.1 0.18um - 0.13um：传统节点

这两个节点，我习惯叫它们"老大哥"节点。可靠性测试相对简单：

• TDDB（栅氧完整性）： 测试电压一般取工作电压的1.5倍。我记得当年做0.18um，栅氧厚度有4nm左右，随便测都能过。
• HCI（热载流子注入）： 加速因子不大，1000小时测试基本够用。
• NBTI（负偏压温度不稳定性）： 嗯，这个在0.13um才开始重视。0.18um时代，NBTI几乎不是问题。
• EM（电迁移）： 铝互连时代，电流密度要求很宽松。后来换成铜互连，标准反而更严了。

1.2.2 90nm - 65nm：漏电时代

到了90nm，事情开始变得复杂。栅氧厚度降到2nm以下，直接隧穿电流开始显著。

• TDDB标准提升： 测试电压从1.5倍工作电压提高到1.8倍。为什么？因为栅氧太薄了，正常电压下就有明显退化。
• NBTI成为主角： 65nm开始，PMOS的NBTI退化变得非常明显。我记得有个项目，NBTI测试死活不过，最后发现是氮化工艺参数偏了。
• 新增PBTI测试： 嗯，NMOS的PBTI在65nm也开始纳入标准测试项。

1.2.3 40nm - 28nm：HKMG时代

40nm开始引入低k介质，28nm引入HKMG（高k金属栅）。这两个节点，可靠性测试标准发生了质变。

测试项目	40nm变化	28nm变化
TDDB	低k介质击穿机制不同，测试模型从E模型改为1/E模型	HKMG的TDDB比SiO2更复杂，需要额外做SILC测试
NBTI/PBTI	PBTI开始变得和NBTI一样严重	HKMG的BTI恢复效应明显，测试方法要改
EM	低k介质机械强度差，EM失效模式变了	铜互连+低k，应力迁移问题突出
TDDB	增加了TDDB斜率测试	面积缩放因子重新标定

你想想看，40nm的低k介质，介电常数是降下来了，但机械强度只有传统氧化物的1/3。这就导致CMP工艺稍微过一点，介质层就开裂。可靠性测试时，漏电路径完全不一样。

1.2.4 14nm：FinFET时代

14nm FinFET，说白了就是立体晶体管。这玩意儿和平面MOSFET完全是两码事。

• 栅控能力更强： 但鳍片边缘的电场集中效应，导致TDDB测试要重新定义失效判据。
• 自热效应严重： 鳍片散热差，HCI测试时温度控制变得极其重要。我建议测试温度要比平面器件低10-15度，否则测出来的寿命会偏悲观。
• BTI测试复杂化： FinFET的BTI恢复效应比平面器件更明显。测试序列必须严格控制，否则数据没法看。
• 新增随机电报噪声测试： 14nm开始，单个陷阱就能引起明显的阈值电压波动。这个在28nm以下必须测。

1.3 我的建议

说了这么多，给大家几点实在的建议：

1. 别拿老节点的经验套新节点。 我见过太多工程师，用0.18um的思路去做28nm的可靠性评估，结果惨不忍睹。
2. 重视工艺波动性。 节点越小，工艺波动对可靠性的影响越大。40nm以下，建议做至少3个lot的可靠性验证。
3. 测试结构设计要跟上。 每个节点都要重新设计测试结构。我记得14nm刚上时，沿用28nm的测试结构，结果测出来的数据完全不能用。
4. 加速模型要重新标定。 这个很重要。不同节点，失效机制不同，加速模型参数必须重新拟合。

下一章，咱们聊聊可靠性测试的具体方法。到时候我会拿几个实际案例出来，给大家讲讲那些年我们踩过的坑。