1、RTL仿真与门级仿真概述：什么是RTL仿真？什么是门级仿真？为什么需要两种仿真？
1.1 先聊聊RTL仿真——你每天都在做的事
RTL仿真，说白了就是拿你的Verilog或SystemVerilog代码直接跑仿真。
你写了一个计数器，always @(posedge clk) count <= count + 1，然后扔进仿真器里跑。仿真器会按照你写的逻辑，一个时钟周期一个时钟周期地模拟行为。这就是RTL仿真。
我个人习惯把RTL仿真叫做「功能仿真」。因为它只关心一件事：你的逻辑对不对。
举个例子，你写了一个FIFO，RTL仿真里能看到数据写进去、读出来，空满标志位翻转正常。嗯，看起来一切完美。
RTL仿真的核心特点：
- 只模拟逻辑行为，不关心物理延迟
- 所有信号都是理想化的——0就是0，1就是1，没有中间态
- 仿真速度最快，适合做功能验证
我在项目中遇到过一件事：有个同事RTL仿真跑了上万条用例，全部通过。结果门级仿真一跑，直接挂了。为什么？因为RTL仿真里看不到的东西，门级仿真全给你抖出来了。
1.2 门级仿真——更接近真实芯片的样子
门级仿真，也叫「后仿」。它用的是综合后的网表，里面全是标准单元——与门、或门、触发器、锁存器这些东西。
你想想看，综合工具把你的RTL代码翻译成了真正的门级电路。这些门电路有延迟，有建立时间、保持时间的要求，还会出现X态传播。这些在RTL仿真里是看不到的。
我曾经接手过一个项目，门级仿真跑出来一堆X态。追了半天，发现是一个异步信号没有做同步处理。RTL仿真里跑得好好的，因为仿真器默认所有信号都是0或1。但到了门级，异步信号的毛刺直接导致寄存器进入了亚稳态，X态就像病毒一样传遍了整个设计。
注意：门级仿真比RTL仿真慢10~100倍。我见过一个SoC项目，RTL仿真跑一个测试用例只要5分钟，门级仿真要跑3个小时。所以别指望拿门级仿真做全覆盖验证，那不现实。
1.3 为什么需要两种仿真？
这个问题我经常被问到。其实答案很简单：两种仿真解决的问题不同。
RTL仿真解决的是「功能对不对」的问题。你写了一个加法器，RTL仿真告诉你1+1=2，那就对了。
门级仿真解决的是「综合后的电路能不能正常工作」的问题。综合工具可能会出bug，时序约束可能没写对，跨时钟域可能没处理好——这些问题只有门级仿真才能暴露出来。
| 对比项 | RTL仿真 | 门级仿真 |
|---|---|---|
| 仿真对象 | RTL代码 | 综合后网表 |
| 延迟信息 | 无（理想延迟） | 有（SDF反标） |
| 仿真速度 | 快 | 慢（10~100倍） |
| 主要目的 | 功能验证 | 时序/门级问题排查 |
| X态处理 | 理想化 | 真实传播 |
我个人习惯的做法是：RTL仿真做主力，门级仿真做兜底。项目前期疯狂跑RTL仿真，把功能覆盖率做到95%以上。到了项目后期，挑几个关键用例跑门级仿真，重点检查跨时钟域、异步复位、以及那些容易出X态的地方。
一个小技巧：如果你发现门级仿真和RTL仿真结果不一致，别急着怀疑综合工具。先检查你的代码里有没有未初始化的寄存器、有没有组合逻辑反馈环、有没有跨时钟域信号没做同步。我踩过的坑，十有八九都是这些原因。
1.4 两种仿真，缺一不可
你想想看，如果只做RTL仿真，你永远不知道综合后的电路会不会因为时序问题而挂掉。如果只做门级仿真，调试效率低到让人崩溃——改一行代码，等三个小时才能看到结果。
所以，两种仿真都得做。RTL仿真帮你快速迭代功能，门级仿真帮你守住最后一道防线。
我记得刚入行时，带我的老工程师说过一句话：「RTL仿真让你知道你的设计对不对，门级仿真让你知道你的设计能不能用。」这句话我一直记着。
嗯，这一章就聊到这里。下一章我会详细讲讲RTL仿真和门级仿真在具体实现上的差异，包括延迟模型、SDF反标、X态传播这些实战中经常遇到的东西。