第三章 版图设计基础：版图层次与设计规则、模拟版图匹配技术、数字版图自动布局布线

各位同学，大家好。这一章我们聊聊版图设计的基础。说实话，版图这东西，看着像画画，其实全是物理。你画错一根线，流片回来可能就是一堆废硅片。我刚开始带项目时，就吃过这个亏——一个匹配没做好，运放的失调电压直接飘了10mV。嗯，从那以后，我对版图基础就再也不敢马虎了。

3.1 版图层次与设计规则

版图层次，说白了就是光刻用的掩模版。每一层对应一道工艺步骤。你想想看，芯片制造就像叠千层饼，一层一层往上堆。常见的层次有：

• 有源区（AA）：定义晶体管沟道和扩散区
• 多晶硅（PO）：形成栅极，也是局部互连
• 接触孔（CO/CA）：连接有源区/多晶硅到金属1
• 金属层（M1~Mx）：横向走线，层数越多布线越灵活
• 通孔（VIA）：连接上下两层金属

设计规则是什么？就是代工厂给你的「规矩」。我记得刚入行时，师傅跟我说：规则不是用来限制你的，是用来保护你的。确实如此。设计规则主要分几类：

3.2 模拟版图匹配技术

模拟电路最怕什么？失配。差分对不匹配，运放就偏了；电流镜不匹配，偏置就歪了。我个人习惯，做匹配时遵循几个原则：

3.2.1 共质心布局

为什么用共质心？因为工艺梯度是线性的。你把管子摆成ABBA或者ABAB，温度梯度、应力梯度就能互相抵消。我做过一个12-bit DAC，用共质心布局后，DNL从0.8 LSB降到了0.3 LSB。

// 共质心布局示例（4个匹配管）
// 方式一：ABBA
  A  B
  B  A

// 方式二：ABAB（交叉耦合）
  A  B
  A  B

3.2.2 虚拟器件（Dummy）

边缘效应是匹配的大敌。你想想看，阵列边缘的管子，周围环境跟中间的不一样，刻蚀速率也不同。我曾经在项目中，差分对没加dummy，结果失配电压比仿真大了3倍。从那以后，我所有匹配管阵列必加dummy。

• 在阵列四周加一圈虚拟管（不接电）
• dummy管与真实管尺寸一致
• dummy管栅极接固定电位（通常是VDD或GND）

3.2.3 走线匹配

匹配不只是管子的事，走线也一样。差分信号线要等长、等宽、等间距。我习惯在关键信号两边加屏蔽地线，既防串扰，又保证刻蚀均匀。

3.3 数字版图自动布局布线

数字电路跟模拟不一样。模拟靠手画，数字靠工具。自动布局布线（APR）的流程，说白了就是：把门级网表变成物理版图。

3.3.1 布局（Placement）

工具先把标准单元摆到行上。这里有个关键：时序驱动布局。工具会根据时序约束，把关键路径上的单元摆近一些。我遇到过一个问题：布局阶段没设好拥塞度约束，结果布线时绕不开，时序全崩了。

3.3.2 时钟树综合（CTS）

时钟信号要同时到达所有触发器。工具会插入缓冲器，构建一个树状网络。嗯，这里要注意：时钟树的功耗很大，占芯片总功耗的20%~40%。我建议在CTS阶段就考虑低功耗策略，比如用时钟门控。

3.3.3 布线（Routing）

布线分两步：全局布线和详细布线。全局布线先规划大方向，详细布线再精确走线。我见过最头疼的问题就是天线效应——长金属线在刻蚀时积累电荷，会击穿栅氧化层。解决办法是跳层或者加天线二极管。

3.4 模拟与数字的混合布局策略

混合信号芯片最麻烦。数字部分开关噪声大，模拟部分又娇气。我一般这样处理：

• 物理隔离：模拟和数字区域拉开距离，至少50μm
• 保护环：模拟区周围加双环（N阱+P+衬底接触）
• 电源分离：模拟电源和数字电源用不同的PAD
• 深N阱：把敏感模拟电路放在深N阱里，隔离衬底噪声

我曾经在一个混合信号芯片上，数字部分开关频率100MHz，模拟ADC的SNR直接掉了6dB。后来加了保护环和深N阱，SNR才恢复。你想想看，有时候就是一层隔离的事，但没做就是不行。

好了，这一章的内容就这些。版图设计，说白了就是「细节决定成败」。你多花一天做匹配，可能省下一个月改版的时间。下一章我们讲寄生参数提取和后仿真，到时候再聊。