第三章：芯片顶层布局规划概述——什么是Floorplan，为什么它如此重要，核心目标与挑战

各位同学，大家好。今天我们聊聊芯片设计里最“接地气”但又最考验功力的一步——Floorplan，也就是顶层布局规划。

我经常跟团队里的新人说一句话：Floorplan做得好，后端加班少；Floorplan做得糙，流片两行泪。 这话听着像段子，但干过几年物理设计的人，心里都明白这其中的分量。

一、到底什么是Floorplan？

说白了，Floorplan就是给芯片“画地皮”。

你想想看，一块几百平方毫米的硅片，上面要放CPU核、GPU、DDR控制器、各种PHY、SRAM、模拟模块……谁挨着谁？谁离谁远？电源怎么送进去？信号怎么走通？

这些事，都得在Floorplan阶段定下来。

我个人习惯把Floorplan比作装修房子时的“水电布线图”。你墙刷得再白，地板铺得再平，如果插座位置留错了、水管走歪了，后面改起来就是砸墙的代价。芯片也一样——Floorplan一旦定稿，后面改一次的成本，够你喝一壶的。

二、为什么Floorplan如此重要？

我遇到过不少项目，前期RTL仿真跑得飞起，综合时序也漂亮，结果一到后端，Floorplan没做好，整个项目直接崩盘。为什么会这样？

因为Floorplan决定了三件大事：

1. 时序能不能收敛——关键路径上的模块离得太远，绕线延迟直接吃掉你的时序裕量。
2. 电源能不能稳住——IR Drop过大，芯片在高频下直接“死机”。
3. 面积能不能省下来——模块摆得乱七八糟，白花花的硅片面积全浪费在绕线通道上了。

我记得有一次，一个28nm的项目，客户非要在一个角落里塞一个高速SerDes模块。我当时就提醒过，那个位置离核心逻辑太远，电源网络也不好走。但客户坚持要这么放。结果呢？后仿时序怎么都修不干净，最后不得不重新做一版Floorplan，项目延期了整整两个月。嗯，从那以后，我在项目启动会上都会把Floorplan的风险点一条条列清楚。

三、Floorplan的核心目标

做Floorplan，说白了就是在几个互相矛盾的目标之间找平衡：

目标	具体含义	我踩过的坑
时序优先	关键路径上的模块尽量靠近，减少绕线延迟	曾经把CPU核和L2 Cache隔得太远，结果频率死活上不去
电源完整性	保证每个模块的供电充足，IR Drop在可接受范围内	有个项目IO电源环设计太窄，导致DDR接口在高负载下掉电
面积效率	尽量减少碎片化区域，提高硅片利用率	宏单元摆得太散，中间留了一堆“死胡同”绕线区
可绕线性	为后续绕线预留足够的通道和资源	模块间通道太窄，绕线阶段爆了一堆DRC违例
散热均衡	高功耗模块不要扎堆，避免局部热点	GPU核和CPU核挨着放，温度直接飙到105°C

四、Floorplan面临的主要挑战

做Floorplan难在哪？我总结了几点：

• 信息不完整——RTL还没完全冻结，综合网表还在改，你就要开始摆Floorplan了。说白了，就是在“半盲”状态下做决策。
• 多目标冲突——时序要求模块靠近，散热要求模块分散，面积要求模块紧凑。这三个要求放一起，本身就是个死结。
• 迭代成本高——Floorplan改一次，后面的Place、CTS、Route全得重来。一个3nm的项目，跑一轮后端流程要一周，改三次Floorplan，一个月就没了。
• 经验依赖性强——EDA工具能帮你做局部优化，但宏观的模块摆放、IO规划、电源网络拓扑，还是得靠人的判断。我见过用工具自动生成的Floorplan，结果绕线通道全堵死了。

五、一个简单的Floorplan示例

这里我给大家看一个典型的SoC Floorplan布局示意（伪代码形式，方便理解）：

// 芯片尺寸：5mm x 5mm
// 工艺节点：28nm
// 主要模块：
//   - CPU_Core_0 ~ CPU_Core_3 (每个0.8mm x 0.8mm)
//   - L2_Cache (1.2mm x 1.0mm)
//   - DDR_PHY (0.6mm x 0.4mm) x 2
//   - GPU_Core (1.5mm x 1.2mm)
//   - IO_Ring (宽度0.1mm)

// 布局策略：
// 1. CPU核集中放置，紧邻L2 Cache，减少访问延迟
// 2. DDR PHY放在芯片边缘，靠近IO，缩短信号路径
// 3. GPU Core放在芯片另一侧，与CPU保持距离，避免热串扰
// 4. IO Ring环绕芯片四周，电源环宽度按电流需求计算

// 电源网络：
//   - 顶层金属：VDD/VSS 网格，间距50um
//   - 中间层：电源条带，宽度10um
//   - 底层：标准单元供电轨

这个例子看着简单，但实际做的时候，每个模块的位置、朝向、间距，都要反复权衡。比如CPU核和L2 Cache之间，我一般会留50-100um的绕线通道，太窄了绕线工具会哭，太宽了又浪费面积。

六、总结

Floorplan这件事，说难不难，说简单也不简单。它不像时序分析那样有明确的公式可套，也不像物理验证那样有清晰的规则可循。它更像是一门“手艺”——需要经验、直觉，还有一点点的运气。

我做了十五年芯片，见过太多因为Floorplan没做好而翻车的项目。也见过一些高手，一个漂亮的Floorplan下去，后面所有流程都顺风顺水。

所以，同学们，别小看这一步。它决定了你的芯片是“一次成功”还是“反复流片”。

下一章，我们会深入聊聊IO规划与Pad Ring设计，这是Floorplan里最容易被忽视但又极其关键的一环。到时候我会分享一个我亲身经历的“IO规划翻车现场”，保证让你印象深刻。