- 什么是时序约束
- 为什么需要时序约束
- 在数字IC设计流程中的位置
- 建立时间与保持时间
- 四种路径类型
- 寄存器到寄存器/输入到输出
- create_clock命令详解
- 时钟周期与占空比
- 时钟源的定义
- generate_clocks使用场景
- 分频与倍频约束方法
- 主时钟与生成时钟的关系
- set_clock_groups命令
- 异步时钟域识别与约束
- false_path vs clock_groups
- set_input_delay命令
- 最大/最小输入延迟
- 系统同步与源同步接口
- set_output_delay命令
- 输出延迟计算方法
- 片外负载建模
- set_false_path应用场景
- 跨时钟域伪路径
- 复位信号与测试信号约束
- set_multicycle_path原理
- 建立/保持时间多周期设置
- 实际案例分析
- set_max_delay / set_min_delay
- 组合逻辑路径约束
- 异步信号握手约束
- SDC文件结构与规范
- 模块化约束策略
- 版本控制最佳实践
- setup/hold violation概念
- 时序报告解读
- 关键路径识别方法
- 流水线插入对时序影响
- 面积与速度权衡
- 实际项目应用
- 重定时(Retiming)技术
- 自动与手动实现
- 优化前后时序对比
- 时钟偏斜(Clock Skew)影响
- 时钟树综合策略
- 有用偏斜(Useful Skew)技术
- 多阈值电压库使用
- 低阈值单元改善时序
- 漏电功耗与性能平衡
- OCV概念
- derate因子设置
- 悲观度去除(CRPR)技术
- RTL到GDS收敛流程
- 时序修复优先级
- 自动化修复脚本
- CDC同步器类型
- CDC约束编写方法
- CDC验证工具使用
- 异步复位同步释放
- 复位树时序分析
- 复位信号false_path设置
- SRAM/DDR时序模型
- 输入输出延迟计算
- 存储器接口收敛技巧
- SerDes接口时序特点
- PLL与DLL约束
- 眼图与时序关系
- 多电压域时序约束
- 电源关断(PSO)时序处理
- 电平转换器约束
- 常见时序违例原因
- 时序报告高级过滤
- GUI工具使用技巧
- Tcl脚本应用
- 批量生成约束方法
- 约束质量检查脚本
- FinFET工艺时序特性
- 布线电阻电容影响
- 工艺角(Process Corner)选择
- 时序约束对仿真模型影响
- SDF反标
- 后仿真时序检查
- 完整SoC时序约束编写
- 从零构建约束文件
- 常见问题与解决方案汇总