3、时钟约束入门：create_clock命令详解、时钟周期与占空比、时钟源的定义
时钟，是数字电路的「心跳」。没有时钟约束，时序分析就是纸上谈兵。我刚开始做数字IC设计那会儿，总觉得时钟约束不就是写个周期嘛，后来发现——坑多着呢。
这一章，咱们就聊聊时钟约束的入门核心：create_clock 命令。你把它搞明白了，后面80%的时序约束问题都能迎刃而解。
3.1 为什么要约束时钟？
说白了，时序分析工具并不知道你的时钟长什么样。你得告诉它：
- 时钟频率是多少？
- 高电平占多少时间？
- 时钟从哪里来？
这些信息，全靠 create_clock 一句话说清楚。我见过不少新手，上来就写 create_clock -period 10，结果波形占空比、时钟源全没指定——工具只能按默认50%去算，最后时序报告跟实际差了十万八千里。
3.2 create_clock 命令详解
先看最常用的写法：
create_clock -name clk_sys -period 10.0 [get_ports clk_in]这条命令干了三件事：
- 给时钟起个名字（
-name clk_sys）——方便后面引用 - 指定周期（
-period 10.0）——单位是ns，10ns对应100MHz - 定义时钟源（
[get_ports clk_in]）——时钟从哪个端口进来
嗯，这里要注意：-name 不是必须的。如果你不写，工具会自动用端口名作为时钟名。但我个人习惯，永远显式指定 -name。为什么？因为项目大了以后，时钟名和端口名可能不一致，查起来很痛苦。我曾经在一个项目里追了三天bug，最后发现是工具自动生成的时钟名跟预期不一样——从那以后，我再也不偷懒了。
3.3 时钟周期与占空比
时钟周期，就是一次完整的高低电平变化所需的时间。占空比，则是高电平时间占整个周期的比例。
默认情况下，create_clock 认为占空比是50%。但实际设计中，很多时钟不是50%的。比如DDR接口的时钟，经常是45%/55%甚至更偏。
怎么指定？用 -waveform 参数：
# 周期10ns，占空比40%（高电平4ns，低电平6ns）
create_clock -name clk_ddr -period 10.0 -waveform {0 4} [get_ports ddr_clk]-waveform 后面跟两个数字：
- 第一个：上升沿发生的时间（相对于周期起点）
- 第二个：下降沿发生的时间
所以 {0 4} 表示：0ns上升，4ns下降，高电平持续4ns，低电平6ns。占空比就是 4/10 = 40%。
3.4 时钟源的定义
时钟源，就是时钟信号从哪里来。常见的有三种：
| 时钟源类型 | 写法示例 | 说明 |
|---|---|---|
| 顶层端口 | [get_ports clk_in] |
时钟从芯片引脚输入 |
| 内部节点 | [get_pins u_pll/clk_out] |
时钟由内部PLL产生 |
| 虚拟时钟 | 不加 get_ports 或 get_pins |
用于约束I/O接口，没有实际物理时钟 |
举个例子，一个典型的SoC时钟方案：
# 外部晶振输入
create_clock -name xtal_clk -period 20.0 [get_ports xtal_in]
# PLL输出（内部节点）
create_clock -name pll_out -period 5.0 [get_pins u_pll/clk_out]
# 虚拟时钟（用于约束外部接口）
create_clock -name vclk -period 10.0你想想看，如果PLL输出的时钟你不约束，工具怎么知道它跑多快？它只能猜。猜的结果就是——要么过度悲观（面积功耗爆炸），要么过度乐观（芯片跑不起来）。
[get_ports dummy_clk]，结果工具报错说找不到这个端口——嗯，虚拟时钟就是虚拟的，别给它找物理位置。
3.5 多时钟定义与时钟组
一个设计里通常有多个时钟。你可以多次调用 create_clock：
create_clock -name clk_a -period 10.0 [get_ports clk_a]
create_clock -name clk_b -period 8.0 [get_ports clk_b]但要注意：同一个端口上可以定义多个时钟吗？ 可以。比如有些芯片支持多频点切换：
# 同一个端口，定义两个可能的时钟频率
create_clock -name clk_100m -period 10.0 [get_ports clk_in] -add
create_clock -name clk_200m -period 5.0 [get_ports clk_in] -add这里 -add 是关键。不加的话，第二个 create_clock 会覆盖第一个。加了，工具就知道这个端口可能有两种工作模式。
set_clock_groups 告诉工具哪些时钟是互斥的。否则工具会分析所有时钟之间的路径，导致运行时间暴涨。我见过一个项目，没加时钟组约束，STA跑了整整两天——加了以后，20分钟搞定。
3.6 常见错误与避坑指南
最后，分享几个我踩过的坑：
- 周期单位搞错：
-period 10默认是ns，但有人以为是ps。结果10ps对应100GHz——工具直接崩溃。 - 忘了加 -add：同一个端口定义多个时钟时，第二个会覆盖第一个。查了半天才发现时钟频率不对。
- 虚拟时钟没加 -name：虚拟时钟如果不指定名字，工具会随机生成一个。后面引用时根本找不到。
- 波形时间写反了：
-waveform {4 0}这种写法，上升沿在4ns，下降沿在0ns——工具会认为周期起点在4ns，逻辑上没问题，但容易把人搞晕。我建议统一用{0 上升时间}的格式。
嗯，时钟约束入门其实不难。你把 create_clock 的周期、占空比、时钟源这三个要素搞清楚了，后面学 create_generated_clock、set_clock_uncertainty 就会轻松很多。
下一章，咱们聊聊生成时钟——也就是分频、倍频后的时钟怎么约束。这个坑更多，但掌握了，你的时序约束能力就上了一个大台阶。