第三章 时序约束入门：主时钟定义、生成时钟、输入延迟、输出延迟、时钟组与异步时钟
好，咱们进入时序约束的世界。说实话，很多新手觉得这玩意儿就是写几行 Tcl 脚本，没什么大不了的。我以前也这么想，直到有一次，一个项目因为少定义了一个生成时钟，导致后仿死活过不去，最后查了整整三天……嗯，从那以后，我对约束就再也不敢马虎了。
时序约束，说白了就是告诉工具：你的芯片要在什么条件下工作。没有约束，STA 就像没有裁判的足球赛——乱成一锅粥。今天咱们就把最核心的几个约束概念讲透。
3.1 主时钟定义：一切时序的起点
主时钟（create_clock）是所有时序分析的基准。你想想看，没有时钟，寄存器怎么知道什么时候该采样数据？
我个人习惯，在项目一开始就把所有主时钟定义好。语法很简单：
create_clock -name clk_sys -period 10 [get_ports clk]这条命令的意思是：在端口 clk 上定义一个名为 clk_sys 的时钟，周期 10ns（也就是 100MHz）。
这里有几个坑，我踩过：
- 时钟名字别乱起。我见过有人把主时钟叫“aaa”、“test”，结果后期 debug 时根本分不清哪个是哪个。建议用“clk_”前缀加功能名。
- 波形定义要准确。默认是 50% 占空比，上升沿在 0ns。如果你的时钟不是这样，记得加 -waveform 参数。
- 别忘了虚拟时钟。有时候输入输出端口没有物理时钟，但需要定义一个虚拟时钟来做约束。这个后面会讲到。
重要提醒：主时钟只能定义在端口或 pin 上，不能定义在 net 上。这是工具的限制，也是很多新手容易犯的错误。
3.2 生成时钟：分频、倍频与衍生关系
生成时钟（generate_clock）是从主时钟衍生出来的时钟。比如你用 PLL 产生了 200MHz 的时钟，或者用分频器把 100MHz 分成了 50MHz。
为什么要单独定义生成时钟？因为工具需要知道这些时钟之间的相位关系。直接定义成主时钟也行，但会丢失和源时钟的关联信息。
语法示例：
create_generated_clock -name clk_div2 -source [get_ports clk] \
-divide_by 2 [get_pins u_div/clk_out]我在项目中遇到过最头疼的情况：一个 PLL 输出多个频率的时钟，而且还有分频器级联。这时候一定要把 -master_clock 参数用好，否则工具会报一堆“unrelated clock”的 warning。
我的小技巧：定义生成时钟时，尽量用 -edges 参数代替 -divide_by 或 -multiply_by。虽然写起来麻烦点，但更精确，不容易出错。尤其是遇到非整数倍分频时，-edges 是唯一的选择。
3.3 输入延迟：数据从片外来的那一刻
输入延迟（set_input_delay）描述的是：数据从片外到达芯片输入端口时，相对于时钟边沿的时间关系。
说白了，就是告诉工具：外部数据什么时候来。这个值通常由 PCB 走线延迟、外部器件输出延迟等因素决定。
set_input_delay -clock clk_sys -max 2.5 [get_ports data_in]
set_input_delay -clock clk_sys -min 1.0 [get_ports data_in]这里 -max 和 -min 分别对应最坏和最好情况。为什么要分两个？因为 PVT 变化会导致延迟不一样。工具会用 -max 检查 setup，用 -min 检查 hold。
嗯，这里要注意：输入延迟是相对于时钟边沿的。如果数据在时钟上升沿之后到达，延迟就是正值；如果之前到达，就是负值。我见过有人把符号搞反，结果时序报告全是 violation。
我曾经犯过的错：只定义了 -max 没定义 -min，结果 hold 检查完全没做。流片回来，低温下芯片直接罢工。从那以后，我每次都会检查约束文件里是不是 max/min 都写了。
3.4 输出延迟：数据送到片外的那一刻
输出延迟（set_output_delay）和输入延迟是对称的。它描述的是：数据从芯片输出端口到外部器件被采样的时间关系。
set_output_delay -clock clk_sys -max 3.0 [get_ports data_out]
set_output_delay -clock clk_sys -min 1.5 [get_ports data_out]你想想看，芯片内部的数据从寄存器出来，经过组合逻辑，到达输出端口，然后还要经过 PCB 走线才能被外部器件采到。输出延迟就是用来模拟这“后面一段”的。
我个人习惯，在定义输出延迟时，会同时考虑外部器件的 setup/hold 要求和 PCB 走线延迟。如果外部器件要求数据在时钟沿前 2ns 稳定，PCB 走线延迟 0.5ns，那输出延迟就是 2.5ns。
| 参数 | 含义 | 典型值范围 |
|---|---|---|
| set_input_delay -max | 外部数据最晚到达时间 | 1~5 ns |
| set_input_delay -min | 外部数据最早到达时间 | 0~2 ns |
| set_output_delay -max | 外部器件要求数据最晚稳定 | 2~6 ns |
| set_output_delay -min | 外部器件要求数据最早稳定 | 1~3 ns |
3.5 时钟组与异步时钟：让工具知道哪些时钟没关系
一个芯片里通常有多个时钟域。有些时钟域之间是同步的，需要做跨时钟域（CDC）检查；有些是异步的，不需要做时序分析。
怎么告诉工具哪些时钟是异步的？用 set_clock_groups：
set_clock_groups -asynchronous -group {clk_a clk_b} -group {clk_c}这条命令的意思是：clk_a 和 clk_b 属于同一个时钟组，它们之间是同步的；clk_c 是另一个组，和前面两个是异步关系。
为什么要做这个？因为如果不声明异步关系，工具会默认所有时钟都是相关的，然后去分析它们之间的所有路径。这会导致：
- 产生大量 false path，浪费优化时间
- 可能报出假的 violation，让你白忙活
- 工具 runtime 暴增，本来跑 2 小时，变成跑 20 小时
核心原则：异步时钟之间不做时序分析，但要做 CDC 检查。这是两个不同的概念，千万别搞混。我见过有人把异步时钟路径直接设成 false path，结果 CDC 问题没发现，流片回来功能就错了。
还有一种情况：两个时钟虽然是同源的，但频率不同，而且没有固定的相位关系。这时候可以用 -logically_exclusive 或 -physically_exclusive 来声明。不过这个比较高级，咱们后面再细讲。
3.6 实战建议：约束文件的组织方式
说了这么多，最后分享一点我的个人经验。约束文件怎么写才不容易出错？
- 分模块写。每个 IP 或模块有自己的约束文件，最后用 source 命令汇总。
- 加注释。每一条约束旁边都写清楚为什么这么设，方便以后 debug。
- 版本管理。约束文件和 RTL 代码一样，要放在 git 里。我见过有人改了约束不通知别人，结果后端和前端对不上。
- 早期验证。在综合阶段就跑一下 STA，别等到布局布线完了才发现约束有问题。
好了，时序约束入门就讲到这里。下一章咱们会深入讲一下 时序路径分析，包括 setup、hold、recovery、removal 这些概念。到时候我会结合一个实际项目中的例子，带你一步步看时序报告。