3. 建立时间与保持时间：定义与物理意义

各位同学，咱们今天聊一个非常基础但又极其关键的话题——建立时间（Setup Time）和保持时间（Hold Time）。

说实话，我刚入行那会儿，觉得这两个概念太简单了，不就是触发器采样数据需要满足的两个条件嘛。直到有一次，我负责的一个高速接口模块在流片回来后，死活跑不到目标频率。排查了整整两周，最后发现是一个关键路径的建立时间余量只有几个皮秒。嗯，从那以后，我再也不敢小看这两个“简单”的概念了。

3.1 建立时间（Setup Time）

定义：在时钟有效沿到来之前，数据输入必须保持稳定的最短时间。

说白了，就是触发器在“读取”数据之前，需要数据先“准备好”。你想想看，就像你拍照时，被拍的人得先摆好姿势，不能快门按下去的时候他还在动。

我在项目中遇到过这样的情况：一个设计在慢速工艺角下时序完全满足，但换到快速工艺角反而出现了建立时间违例。为什么？因为快速工艺角下，时钟路径的延迟变化和数据路径的延迟变化不一致，导致建立时间余量被吃掉。

3.2 保持时间（Hold Time）

定义：在时钟有效沿到来之后，数据输入必须保持稳定的最短时间。

这个和建立时间正好相反。时钟沿已经过去了，但数据不能马上变，得再“稳住”一会儿。为什么？因为触发器内部还在处理刚才采到的数据，如果数据立刻变化，内部状态就会混乱。

3.3 建立时间与保持时间的关系

这两个时间参数，其实反映了触发器的“采样窗口”。

参数	定义	违例后果	修复方法
建立时间	时钟沿前数据需稳定	采样到错误数据	降低频率、优化组合逻辑、插入流水线
保持时间	时钟沿后数据需稳定	数据被破坏	增加延迟（插入缓冲器）、调整时钟偏斜

这里有个关键点：建立时间和保持时间不是独立的。它们共同决定了触发器的“有效采样窗口”。窗口越窄，对设计的要求就越高。

3.4 实际设计中的考量

我个人习惯，在项目初期就会把建立时间和保持时间的余量要求定清楚。比如，对于普通逻辑，我通常要求建立时间余量至少留10%的时钟周期，保持时间余量至少留50皮秒。

但要注意，这个数字不是固定的。我做过一个低功耗设计，时钟频率只有1MHz，但保持时间余量却要求留到1纳秒。为什么？因为低功耗模式下，电压会降低，触发器的保持时间会显著增大。

3.5 一个简单的例子

假设有一个触发器，其建立时间为0.5ns，保持时间为0.2ns。时钟周期为10ns。

// 数据路径延迟：从源触发器到目标触发器的组合逻辑延迟
// 时钟路径延迟：时钟从源到目标触发器的传播延迟

// 建立时间检查条件：
// 数据到达时间 + 建立时间 ≤ 时钟到达时间 + 时钟周期

// 保持时间检查条件：
// 数据到达时间 ≥ 时钟到达时间 + 保持时间

你看，这两个条件其实很简单。但在实际设计中，数据路径和时钟路径的延迟会随着工艺、电压、温度变化，这就让问题变得复杂了。

3.6 常见误区

我见过不少新手工程师，以为建立时间和保持时间是触发器的固定属性，和设计无关。其实不然。

• 误区一：建立时间只和触发器本身有关。实际上，它和时钟网络的偏斜、数据路径的延迟都有关系。
• 误区二：保持时间违例可以通过降低频率解决。这是错的！保持时间违例和时钟频率无关，只能通过调整路径延迟来修复。
• 误区三：建立时间和保持时间可以同时优化。实际上，它们往往是矛盾的——优化建立时间可能会恶化保持时间，反之亦然。

3.7 小结

建立时间和保持时间，是STA的基石。理解它们的物理意义，比记住定义更重要。你想想看，如果你知道为什么会有建立时间、为什么会有保持时间，那么在遇到时序问题时，你就能更快地找到根因。

嗯，今天就讲到这里。下一章，咱们聊聊时钟偏斜（Clock Skew）和时钟抖动（Clock Jitter），这两个概念和建立时间、保持时间密切相关。