2、系统功耗模型：功耗的物理本质

各位同学，咱们今天聊聊功耗的物理本质。说实话，我刚入行那会儿，总觉得功耗分析就是拿个公式算算数字。后来被现实狠狠教育了几次，才明白这里面门道深着呢。

功耗这东西，说白了就是芯片在工作时消耗的能量。但你要真把它拆开看，其实就三部分：动态功耗、静态功耗、还有短路功耗。嗯，咱们一个一个说。

2.1 动态功耗：芯片干活时的主要开销

动态功耗，我习惯叫它“干活功耗”。芯片在翻转状态、充放电的时候，能量就消耗在这上面了。

公式很简单：

P_dynamic = α × C_load × V² × f

这里：

• α 是翻转因子（0到1之间）
• C_load 是负载电容
• V 是供电电压
• f 是工作频率

你看，电压是平方项，频率是一次项。这意味着什么？

降电压比降频率划算得多。

我在项目中遇到过一件事：有个同事为了省功耗，把频率从1GHz降到500MHz，结果功耗只降了不到一半。后来我建议他把电压从1.2V降到0.9V，功耗直接砍掉40%多。你想想看，这就是平方项的威力。

2.2 静态功耗：芯片待机也在偷偷耗电

静态功耗，说白了就是芯片啥也不干的时候，漏电流造成的功耗。

公式：

P_static = I_leak × V

这里的 I_leak 是漏电流，包括：

• 亚阈值漏电流（管子没完全关断）
• 栅极漏电流（栅氧化层太薄了）
• PN结漏电流（反向偏置的二极管）

为什么会这样？

随着工艺节点越来越小，比如从28nm到7nm，晶体管的阈值电压越来越低。阈值电压低了，管子关不彻底，漏电流就上来了。

我曾经做过一个7nm芯片的功耗分析，静态功耗占了总功耗的30%以上。这在28nm时代是不可想象的。那时候静态功耗顶多占5%。

2.3 短路功耗：翻转瞬间的“过路费”

短路功耗，也叫直通功耗。它发生在信号翻转的瞬间。

你想想看，CMOS电路里，PMOS和NMOS是串联的。正常情况下，一个开一个关。但在翻转的那一瞬间，两个管子会同时导通一小段时间。电流直接从电源流到地，这就是短路功耗。

公式：

P_short = I_short × V × t_short × f

其中 t_short 是短路时间，跟输入信号的上升/下降时间有关。

我个人习惯把短路功耗控制在总功耗的10%以内。如果超过这个数，说明你的信号边沿太慢了，或者管子的尺寸设计不合理。

2.4 功耗与电压、频率的关系

咱们把三部分加起来，看看总功耗：

P_total = α × C_load × V² × f + I_leak × V + I_short × V × t_short × f

这里有个关键点：动态功耗和短路功耗都跟频率成正比，静态功耗跟频率无关。

所以，当你降低频率时：

• 动态功耗和短路功耗会线性下降
• 静态功耗纹丝不动

这就是为什么在低负载场景下，单纯降频率的效果有限。我建议的做法是：频率和电压一起降。这就是DVFS（动态电压频率调整）的核心思想。

参数	动态功耗	静态功耗	短路功耗
电压V	V²正比	V正比	V正比
频率f	f正比	无关	f正比
工艺影响	电容减小	漏电流增大	边沿变快

你看这个表，电压对动态功耗的影响是平方级的，对静态和短路功耗是线性级的。所以，电压是功耗优化的第一杠杆。

2.5 实际项目中的经验

最后分享一个我踩过的坑。

有一次做手机SoC的功耗分析，我按照标准流程算了一遍，发现动态功耗占了80%，静态功耗15%，短路功耗5%。看起来挺合理的对吧？

结果芯片回来后，实测功耗比预估高了20%。排查了很久才发现，问题出在短路功耗上。因为信号线的RC延迟比预期大，导致边沿变慢，短路时间翻了一倍。

从那以后，我养成了一个习惯：在做功耗预算时，给短路功耗留30%的余量。因为这东西太容易被低估了。

好了，这一章就到这里。下一章咱们聊聊如何搭建一个完整的功耗树，把各个模块的功耗拆开来看。