功耗基础模型：动态功耗与静态功耗
功耗这个话题，说白了就是芯片的「耗电账单」。我做了十几年低功耗设计，见过太多项目因为功耗超标而返工。今天咱们就把功耗的底牌翻出来看看。
CMOS电路的功耗，其实就两大块：动态功耗和静态功耗。嗯，这个划分很关键，因为它们的优化手段完全不同。
动态功耗：干活就要吃饭
动态功耗，就是电路在「干活」时消耗的能量。你想想看，信号从0变1，再从1变0，这个过程肯定要消耗能量。
动态功耗又分两部分：
- 开关功耗：给负载电容充放电消耗的
- 短路功耗：PMOS和NMOS同时导通时的瞬间短路电流
我个人习惯把开关功耗叫做「正经功耗」，因为它是完成计算必须付出的代价。而短路功耗嘛，算是「额外开销」，能省则省。
CMOS动态功耗公式：
P_dynamic = α × C_L × V_DD² × f其中：
- α：翻转活动因子（0~1之间）
- C_L：负载电容
- V_DD：供电电压
- f：工作频率
这个公式我闭着眼睛都能写出来。为什么？因为它是功耗优化的「圣经」。你看，电压V_DD是平方关系，这意味着降低一点点电压，功耗就能省一大截。
电压与频率的平方关系
这里有个坑，我刚开始做设计时踩过。很多人以为「电压降一半，功耗降一半」，其实不是！
从公式看，电压是平方项。假设电压从1.0V降到0.8V：
原来：P ∝ 1.0² = 1.0
现在：P ∝ 0.8² = 0.64
功耗降低了36%！这就是为什么业界拼命往低电压跑的原因。但注意，电压不能无限降低——晶体管有阈值电压的限制。我曾经有个项目，为了省电把电压压得太低，结果芯片在高温下直接罢工了。
避坑指南：
我曾经在某个IoT项目中，把核心电压从1.2V降到0.9V，功耗确实降了44%。但没注意到时序裕量不够，导致芯片在85°C时频繁出错。后来不得不把电压调回1.0V，白折腾了两周。
静态功耗：躺着也在耗电
静态功耗，就是电路「啥也不干」时也在消耗的能量。说白了就是漏电流。
静态功耗的公式相对简单：
P_static = I_leakage × V_DD这里的I_leakage包括：
- 亚阈值漏电流（最头疼的）
- 栅极漏电流
- PN结反向漏电流
在先进工艺下（比如28nm以下），静态功耗占比越来越高。我记得有个项目，芯片待机时静态功耗占了总功耗的60%以上，这你敢信？
个人经验：
我建议在做功耗预算时，先估算静态功耗的「底线」。因为动态功耗可以通过关时钟、降频率来控制，但静态功耗是「硬伤」，只能靠工艺和电路设计来优化。
总功耗模型
把两块加起来，就是CMOS电路的总功耗：
P_total = P_dynamic + P_static
= α × C_L × V_DD² × f + I_leakage × V_DD这个模型虽然简单，但非常实用。你想想看，优化功耗无非就是在这几个参数上做文章：
| 参数 | 优化方向 | 我的经验 |
|---|---|---|
| α（活动因子） | 时钟门控、数据使能 | 这是最容易出效果的地方 |
| C_L（负载电容） | 减小线长、优化驱动 | 后端布局布线时重点关注 |
| V_DD（电压） | 多电压域、DVFS | 平方关系，效果最明显 |
| f（频率） | 动态调频、并行化 | 降频省电，但影响性能 |
| I_leakage（漏电流） | 电源门控、高阈值单元 | 待机场景下必须处理 |
一个实际案例
说个我亲身经历的项目吧。某款可穿戴设备的主控芯片，要求待机功耗低于10μA。我们最初的设计：
- 动态功耗：约50μW（工作时）
- 静态功耗：约15μW（待机时）
待机功耗超标了。怎么办？
我们做了三件事：
- 把待机电压从1.0V降到0.6V（静态功耗降了40%）
- 用电源门控关掉大部分逻辑模块（漏电流几乎为0）
- 保留的模块用高阈值单元（漏电流再降50%）
最终待机功耗降到了3.2μW，顺利通过验收。
核心要点：
动态功耗和静态功耗是「跷跷板」关系。你优化动态功耗时，可能会增加静态功耗（比如用低阈值单元）。反之亦然。所以，协同优化才是王道。
嗯，这一章的内容就到这里。记住这个功耗模型，后面所有的优化方法都是围绕它展开的。下一章我们聊聊「功耗估算方法论」，到时候我会分享一些实用的估算工具和技巧。